一种适用于SRAM型FPGA的可配置时钟缓冲器的制作方法

本发明涉及一种适用于sram型fpga的可配置时钟缓冲器，属于集成电路技术领域。

背景技术：

现场可编程逻辑门阵列(以下简称fpga)根据配置信息可以实现不同的逻辑功能。sram型fpga内使用由sram单元组成的配置存储器阵列存储用户的配置信息，由sram单元组成的配置帧可以无限次反复烧写，使fpga的应用具有极大的灵活性，特别适合航天工程对宇航用器件的高可靠、多品种、小批量的特色要求，广泛应用于航天工程中。

随着数字系统复杂度的增加与通信速度的提高，使用串行通信在多数情况下成为一个较优的选择。对串行数据解串需要使用一个低频时钟，该低频时钟的频率为原始串行数据时钟频率的1/n。在fpga中，为了给用户提供最高的使用灵活性，需要在配置中可对n进行设置，如图1所示：当需要进行数据解串处理时，可以对时钟进行n分频；当不需要进行数据解串处理时，可以提供时钟对并行数据进行流水缓存。为了保证电路整体良好的时序特性，在各种配置下时钟缓冲器输出时钟的边沿要精确对齐，满足后级电路的建立/保持时间。

目前常见的时钟缓冲器基于计数器进行分频，主要问题是分频数受限，只能进行2的幂级数的分频，同时无法保证各种分频下输出时钟边沿的精确对齐，从而降低后级电路时序特性。

技术实现要素：

本发明解决的技术问题为：克服现有技术的不足，提供一种适用于sram型fpga的可配置时钟缓冲器，可实现任意倍数的时钟分频，时钟上升沿的延时大小与分频数n无关。

本发明解决的技术方案为：一种适用于sram型fpga的可配置时钟缓冲器，包括：可配置时钟n分频电路m21、时序匹配电路m23、配置存储器m22和多路器m24；

配置存储器m22接收fpga输入的配置信息，并将该配置信息输出给可配置时钟n分频电路m21、时序匹配电路m23和输出多路器m24，所述配置信息为分频数信息；

可配置时钟n分频电路m21接收配置存储器m22输出的分频数信息以及外部输入的时钟信号clkin和使能信号clkden，当分频数信息为1时，可配置时钟n分频电路不动作；当分频数信息为n时，可配置时钟n分频电路m21对外部输入时钟信号clkin进行n分频，并将分频后的时钟信号输出给多路器m24，其中n为大于1的自然数；

时序匹配电路m23接收配置存储器m22输出的分频数信息以及外部输入的时钟信号clkin和使能信号clkden，当分频数信息为n，时序匹配电路m23不动作；当分频数信息为1时，时序匹配电路m23对外部输入时钟信号clkin进行时序调整，使其与可配置时钟n分频电路m21输出的时钟信号边沿对齐，将调整后的时钟信号输出给多路器m24；

多路器m24接收配置存储器m22输出的分频数信息以及可配置时钟n分频电路m21和时序匹配电路m23输出的时钟信号，根据分频数信息确定输出时钟信号：当n>1时，将可配置时钟n分频电路m21的输出时钟传输给fpga；当n＝1时，将时序匹配电路m23的输出时钟传输给fpga。

所述可配置时钟n分频电路包括多路器m31、配置存储器m32、d触发器d30、非门g40、传输门g61、传输门g62以及n组分频控制单元；当n为奇数时，n＝(n-1)/2，当n为偶数时，n＝n/2-1。

配置存储器m32用于存储fpga输入的分频数n，并将分频数n发送给多路器m31的选择端，多路器m31的第1输入端地连接；

d触发器d30的d端连接多路器m31的输出端，d触发器d30的q端连接非门g40的输入端，非门g40的输出端连接输出多路器m31的第2输入端；d触发器d30的clk端与外部输入时钟信号clkin连接，d触发器d30的r端与外部输入使能信号clkden连接；

第i组分频控制单元包括或非门g5i、非门g4i和d触发器d3i；或非门g5i的第1输入端连接d触发器d3i的d端，或非门g5i的第2输入端连接d触发器d3i的q端，或非门g5i的输出端连接多路器m31的第(2i+1)输入端，非门g4i的输入端连接d触发器d3i的q端，非门g4i的输出端连接多路器m31的第(2i+2)输入端，d触发器d3i的d端连接d触发器d3(i-1)的q端，其中1<＝i<＝n；

每个分频控制单元中d触发器的clk端与外部输入时钟信号clkin连接，每个分频控制单元中d触发器的r端与外部输入使能信号clkden连接；

传输门g61的输入端连接d触发器d30的q端，传输门g61的输出端连接传输门g62的输入端，传输门g62的输出端作为可配置时钟n分频电路的输出端，用于输出时钟nclkout。

所述时序匹配电路包括d触发器d130、d触发器d131、非门g130、非门g131、非门g132、非门g133、传输门g134和2选1多路器m130；

d触发器d130的clk端连接外部输入时钟信号clkin，d触发器d130的d端连接非门g131的输出端，d触发器d130的q端同时与非门g131的输入端、非门g133的输入端以及传输门g134的输入端连接，传输门g134的输出端与2选1多路器m130的第一输入端连接，非门g133的输出端与2选1多路器m130的第二输入端连接；

非门g130的输入端连接外部输入时钟信号clkin，非门g130的输出端连接d触发器d131的clk端，d触发器d130的r端以及d触发器d131的r端同时与外部输入使能信号clkden连接；d触发器d131的d端连接非门g132的输出端；d触发器d131的q端同时与非门g132的输入端以及2选1多路器m130的选择端连接，2选1多路器m130的输出端作为时序匹配电路的输出端，用于输出时钟1clkout。

所述传输门g61、非门g133以及传输门g134尺寸相同，传输门g62与2选1多路器m130内所用传输门的尺寸相同。

本发明与现有技术相比的有益效果在于：

(1)使用本发明的可配置时钟n分频电路，根据fpga的配置信息对分频数进行配置，通过调整电路结构可以实现任意整数倍数的时钟分频。

(2)当分频数大于1时，输入时钟通过可配置时钟n分频电路进入fpga内部；当分频数等于1时，输入时钟通过时序匹配电路进入fpga内部。当时钟通过可配置时钟n分频电路传输时，其上升沿延时为一个d触发器的clk-q的延时、两个传输门的延时与一个2选1多路器延时的总和；当时钟通过时序匹配电路时，其上升沿延时为一个d触发器的clk-q的延时、一个传输门或一个非门的延时与两个2选1多路器延时的总和，通过电路设计(设置器件尺寸)，可使传输门、非门、二选一多路器的延时基本相同，使得不同分频倍数下时钟上升沿可以对齐，时钟上升沿的延时大小与分频数n无关。保证各种分频下输出时钟边沿的精确对齐，从而降低后级电路时序特性。

附图说明

图1为时钟缓冲器在fpga中的应用示意图；

图2为本发明的时钟缓冲器整体结构示意图；

图3为本发明的可配置时钟n分频电路结构示意图；

图4为本发明的可配置时钟n(n＝8时)分频电路结构示意图；

图5为本发明时钟分频电路进行2分频时电路工作原理示意图，其中(a)为电路结构示意图，(b)为时序图；

图6为本发明时钟分频电路进行3分频时电路工作原理示意图，其中(a)为电路结构示意图，(b)为时序图；

图7为本发明时钟分频电路进行4分频时电路工作原理示意图，其中(a)为电路结构示意图，(b)为时序图；

图8为本发明时钟分频电路进行5分频时电路工作原理示意图，其中(a)为电路结构示意图，(b)为时序图；

图9为本发明时钟分频电路进行6分频时电路工作原理示意图，其中(a)为电路结构示意图，(b)为时序图；

图10为本发明时钟分频电路进行7分频时电路工作原理示意图，其中(a)为电路结构示意图，(b)为时序图；

图11为本发明时钟分频电路进行8分频时电路工作原理示意图，其中(a)为电路结构示意图，(b)为时序图；

图12为本发明的可配置时钟n(n＝10时)分频电路结构示意图；

图13为本发明时序匹配电路结构示意图；

图14为本发明时序匹配电路工作原理示意图。

具体实施方式

下面结合附图和具体实施例对本发明做进一步详细描述。

图2所示为本发明的适用于sram型fpga的可配置时钟缓冲器，包括：可配置时钟n分频电路m21、时序匹配电路m23、配置存储器m22和多路器m24；

配置存储器m22接收fpga输入的配置信息，并将该配置信息输出给可配置时钟n分频电路m21、时序匹配电路m23和输出多路器m24，其中配置信息为分频数信息；

可配置时钟n分频电路m21接收配置存储器m22输出的分频数信息以及外部输入的时钟信号clkin和使能信号clkden，当分频数信息为1时，可配置时钟n分频电路不动作；当分频数信息为n时，可配置时钟n分频电路m21对外部输入时钟信号clkin进行n分频，并将分频后的时钟信号输出给多路器m24，其中n为大于1的自然数；

时序匹配电路m23接收配置存储器m22输出的分频数信息以及外部输入的时钟信号clkin和使能信号clkden，当分频数信息为n，时序匹配电路m23不动作；当分频数信息为1时，时序匹配电路m23对外部输入时钟信号clkin进行时序调整，使其与可配置时钟n分频电路m21输出的时钟信号边沿对齐，将调整后的时钟信号输出给多路器m24；

多路器m24接收配置存储器m22输出的分频数信息以及可配置时钟n分频电路m21和时序匹配电路m23输出的时钟信号，根据分频数信息确定输出时钟信号：当n>1时，将可配置时钟n分频电路m21的输出时钟传输给fpga；当n＝1时，将时序匹配电路m23的输出时钟传输给fpga。

图3所示为本发明的可配置时钟n分频电路，包括多路器m31、配置存储器m32、d触发器d30、非门g40、传输门g61、传输门g62以及n组分频控制单元；当n为奇数时，n＝(n-1)/2，当n为偶数时，n＝n/2-1。

配置存储器m32用于存储fpga输入的分频数n，并将分频数n发送给多路器m31的选择端，多路器m31的第1输入端地连接；

d触发器d30的d端连接多路器m31的输出端，d触发器d30的q端连接非门g40的输入端，非门g40的输出端连接输出多路器m31的第2输入端；d触发器d30的clk端与外部输入时钟信号clkin连接，d触发器d30的r端与外部输入使能信号clkden连接；

第i组分频控制单元包括或非门g5i、非门g4i和d触发器d3i；或非门g5i的第1输入端连接d触发器d3i的d端，或非门g5i的第2输入端连接d触发器d3i的q端，或非门g5i的输出端连接多路器m31的第(2i+1)输入端，非门g4i的输入端连接d触发器d3i的q端，非门g4i的输出端连接多路器m31的第(2i+2)输入端，d触发器d3i的d端连接d触发器d3(i-1)的q端，其中1<＝i<＝n；

每个分频控制单元中d触发器的clk端与外部输入时钟信号clkin连接，每个分频控制单元中d触发器的r端与外部输入使能信号clkden连接；

传输门g61的输入端连接d触发器d30的q端，传输门g61的输出端连接传输门g62的输入端，传输门g62的输出端作为可配置时钟n分频电路的输出端，用于输出时钟nclkout。

下面以n＝8为例，说明本发明的可配置时钟n分频电路的工作过程与工作原理。n＝8时，本发时的可配置时钟n分频电路可简化为图4所示电路。如图所示，分频电路包括：d触发器d30、d触发器d31、d触发器d32、d触发器d33，非门g40、非门g41、非门g42、非门g43，或非门g51、或非门g52、或非门g53，8选1多路器m31、配置存储器m32、传输门g61与传输门g62。

输入时钟信号clkin连接d触发器d30的clk端、d触发器d31的clk端、d触发器d32的clk端、d触发器d33的clk端。使能信号clkden连接d触发器d30的r端、d触发器d31的r端、d触发器d32的r端、d触发器d33的r端。

d触发器d30的d端连接8选1多路器m31的输出端；d触发器d30的q端连接d触发器d31的d端、非门g40的输入端、或非门g51的第1输入端、传输门g61的输入端。d触发器d31的q端连接d触发器d32的d端、非门g41的输入端、或非门g51的第2输入端、或非门g52的第1输入端。d触发器d32的q端连接d触发器d33的d端、非门g42的输入端、或非门g52的第2输入端、或非门g53的第1输入端。d触发器d33的q端连接非门g43的输入端、或非门g53的第2输入端。

8选1多路器m31的第1输入端连接至地；8选1多路器m31的第2输入端连接非门g40的输出；8选1多路器m31的第3输入端连接或非门g51的输出端；8选1多路器m31的第4输入端连接非门g41的输出端；8选1多路器m31的第5输入端连接或非门g52的输出端；8选1多路器m31的第6输入端连接非门g42的输出端；8选1多路器m31的第7输入端连接或非门g53的输出端；8选1多路器m31的第8输入端连接非门g43的输出端。

传输门g61的输出端连接传输门g62的输入端。传输门g62的输出端用于输出时钟信号nclkout。

为方便描述电路结构与工作原理，对电路中的关键结点进行命名：定义d触发器d30的输出端为信号q0、d触发器d31的输出端为信号q1、d触发器d32的输出端为信号q2、d触发器d33的输出端为信号q3；定义8选1多路器m31的输出端输出信号d0。下面结合波形说明电路的工作原理。

进行2分频时电路的工作过程如图5所示。如图5中(a)所示，配置存储器将001输出给8选1多路器m31的选择端，8选1多路器m31将非门g40的输出连接至8选1多路器m31的输出端。

图5中(b)为时序图。开始时，clkden为1，d触发器d30为复位状态，d0、q0分别为1、0。当clkden变为0后，d触发器d30开始工作。

第1个clkin上升沿时，由于d0为1，q0变为1。之后，由于q0变为1，d0变为0。第1个clkin上升沿后，d0、q0分别为0、1。

第2个clkin上升沿时，由于d0为0，q0变为0。之后，由于q0变为0，d0变为1。第2个clkin上升沿后，d0、q0分别为1、0。

此时，电路回到初始状态，后续工作状态与前述相同。此时，nclkout为clkin的2分频。

进行3分频时电路的工作过程如图6所示。如图6中(a)所示，配置存储器将010输出给8选1多路器m31的选择端，8选1多路器m31将或非门g51的输出连接至8选1多路器m31的输出端。

图6中(b)为时序图。开始时，clkden为1，d触发器d30、d触发器d31为复位状态，d0、q1、q2分别为1、0、0。当clkden变为0后，d触发器d30、d触发器d31开始工作。

第1个clkin上升沿时：由于d0、q0分别为1、0，q0、q1分别变1、0；之后，由于q0为1，或非门g51使d0变为0。第1个clkin上升沿后，d0、q0、q1分别为0、1、0。

第2个clkin上升沿时：由于d0、q0分别为0、1，q0、q1分别变0、1；之后，由于q1为1，或非门g51使d0为0不变。第2个clkin上升沿后，d0、q0、q1分别为0、0、1。

第3个clkin上升沿时：由于d0、q0分别为0、0，q0、q1分别变0、0；之后，由于q0与q1均为0，或非门g51使d0变为1。第3个clkin上升沿后，d0、q0、q1分别为1、0、0。

此时，电路回到初始状态，后续工作状态与前述相同，d0、q0、q1状态转换如表1所示。可见nclkout为clkin的3分频。

表13分频时d0、q0、q1状态转换表

进行4分频时电路的工作过程如图7所示。如图7中(a)所示，配置存储器将011输出给8选1多路器m31的选择端，8选1多路器m31将非门g41的输出连接至8选1多路器m31的输出端。

图7中(b)为时序图。开始时，clkden为1，d触发器d30、d触发器d31为复位状态，d0、q0、q1分别为1、0、0。当clkden变为0后，d触发器d30、d触发器d31开始工作。

第1个clkin上升沿时：由于d0、q0分别为1、0，q0、q1分别变为1、0。之后，由于q1为0不变，非门g41使d0为1不变。第1个clkin上升沿后，d0、q0、q1分别为1、1、0。

第2个clkin上升沿时：由于d0、q0分别为1、1，q0、q1分别变为1、1。之后，由于q1变为1，非门g41使d0变为0。第2个clkin上升沿后，d0、q0、q1分别为0、1、1。

第3个clkin上升沿时：由于d0、q0分别为0、1，q0、q1分别变为0、1。之后，由于q1为1不变，非门g41使d0为0不变。第3个clkin上升沿后，d0、q0、q1分别为0、0、1。

第4个clkin上升沿时：由于d0、q0分别为0、0，q0、q1分别变为0、0。之后，由于q1变为0，非门g41使d0变为1。第4个clkin上升沿后，d0、q0、q1分别为1、0、0。

此时，电路回到初始状态，后续工作状态与前述相同，d0、q0、q1状态转换如表2所示。可见nclkout为clkin的4分频。

表24分频时d0、q0、q1状态转换表

进行5分频时电路的工作过程如图8所示。如图8中(a)所示，配置存储器将100输出给8选1多路器m31的选择端，8选1多路器m31将或非门g52的输出连接至8选1多路器m31的输出端。

图8中(b)为时序图。开始时，clkden为1，d触发器d30、d触发器d31、d触发器d32为复位状态，d0、q0、q1、q2分别为1、0、0、0。当clkden变为0后，d触发器d30、d触发器d31、d触发器d32开始工作。

第1个clkin上升沿时：由于d0、q0、q1分别为1、0、0，q0、q1、q2分别变为1、0、0。之后，由于q1、q2为0不变，d0为1不变。第1个clkin上升沿后，d0、q0、q1、q2分别为1、1、0、0。

第2个clkin上升沿时：由于d0、q0、q1分别为1、1、0，q0、q1、q2分别变为1、1、0。之后，由于q1变为1，d0变为0。第2个clkin上升沿后，d0、q0、q1、q2分别为0、1、1、0。

第3个clkin上升沿时：由于d0、q0、q1分别为0、1、1，q0、q1、q2分别变为0、1、1。之后，由于q1、q2均为1，d0为0不变。第3个clkin上升沿后，d0、q0、q1、q2分别为0、0、1、1。

第4个clkin上升沿时：由于d0、q0、q1分别为0、0、1，q0、q1、q2分别变为0、0、1。之后，由于q2为1，d0为0不变。第4个clkin上升沿后，d0、q0、q1、q2分别为0、0、0、1。

第5个clkin上升沿时：由于d0、q0、q1分别为0、0、0，q0、q1、q2分别变为0、0、0。之后，由于q1、q2均为0，d0变为1。第5个clkin上升沿后，d0、q0、q1、q2分别为1、0、0、0。

此时，电路回到初始状态，后续工作状态与前述相同，d0、q0、q1、q2状态转换如表3所示，可见nclkout为clkin的5分频。

表35分频时d0、q0、q1、q2状态转换表

进行6分频时电路的工作过程如图9所示。如图9中(a)所示，配置存储器将101输出给8选1多路器m31的选择端，8选1多路器m31将非门g42的输出连接至8选1多路器m31的输出端。

图9中(b)为时序图。开始时，clkden为1，d触发器d30、d触发器d31、d触发器d32为复位状态，d0、q0、q1、q2分别为1、0、0、0。当clkden变为0后，d触发器d30、d触发器d31、d触发器d32开始工作。

第1个clkin上升沿时：由于d0、q0、q1分别为1、0、0，q0、q1、q2分别变为1、0、0。之后，由于q2为0不变，d0为1不变。第1个clkin上升沿后，d0、q0、q1、q2分别为1、1、0、0。

第2个clkin上升沿时：由于d0、q0、q1分别为1、1、0，q0、q1、q2分别变为1、1、0。之后，由于q2为0不变，d0为1不变。第2个clkin上升沿后，d0、q0、q1、q2分别为1、1、1、0。

第3个clkin上升沿时：由于d0、q0、q1分别为1、1、1，q0、q1、q2分别变为1、1、1。之后，由于q2变为1，d0变为0。第3个clkin上升沿后，d0、q0、q1、q2分别为0、1、1、1。

第4个clkin上升沿时：由于d0、q0、q1分别为0、1、1，q0、q1、q2分别变为0、1、1。之后，由于q2为1不变，d0为0不变。第4个clkin上升沿后，d0、q0、q1、q2分别为0、0、1、1。

第5个clkin上升沿时：由于d0、q0、q1分别为0、0、1，q0、q1、q2分别变为0、0、1。之后，由于q23为1不变，d0为0不变。第5个clkin上升沿后，d0、q0、q1、q2分别为0、0、0、1。

第6个clkin上升沿时：由于d0、q0、q1分别为0、0、0，q0、q1、q2分别变为0、0、0。之后，由于q23变为0，d0变为1。第6个clkin上升沿后，d0、q0、q1、q2分别为1、0、0、0。

此时，电路回到初始状态，后续工作状态与前述相同，d0、q0、q1、q2状态转换如表4所示，可见nclkout为clkin的6分频。

表46分频时的d0、q0、q1、q2状态转换表

进行7分频时电路的工作过程如图10所示。如图10中(a)所示，配置存储器将110输出给8选1多路器m31的选择端，8选1多路器m31将或非门g53的输出连接至8选1多路器m31的输出端。

图10中(b)为时序图。开始时，clkden为1，d触发器d30、d触发器d31、d触发器d32、d触发器d33为复位状态，d0、q0、q1、q2、q3分别为1、0、0、0、0。当clkden变为0后，d触发器d30、d触发器d31、d触发器d32、d触发器d33开始工作。

第1个clkin上升沿时：由于d0、q0、q1、q2分别为1、0、0、0，q0、q1、q2、q3分别变为1、0、0、0。之后，由于q2与q3为0不变，d0为1不变。第1个clkin上升沿后，d0、q0、q1、q2、q3分别为1、1、0、0、0。

第2个clkin上升沿时：由于d0、q0、q1、q2分别为1、1、0、0，q0、q1、q2、q3分别变为1、1、0、0。之后，由于q2与q3为0不变，d0为1不变。第2个clkin上升沿后，d0、q0、q1、q2、q3分别为1、1、1、0、0。

第3个clkin上升沿时：由于d0、q0、q1、q2分别为1、1、1、0，q0、q1、q2、q3分别变为1、1、1、0。之后，由于q2变为1，d0变为0。第3个clkin上升沿后，d0、q0、q1、q2、q3分别为0、1、1、1、0。

第4个clkin上升沿时：由于d0、q0、q1、q2分别为0、1、1、1，q0、q1、q2、q3分别变为0、1、1、1。之后，由于q2与q3均为1，d0为0不变。第4个clkin上升沿后，d0、q0、q1、q2、q3分别为0、0、1、1、1。

第5个clkin上升沿时：由于d0、q0、q1、q2分别为0、0、1、1，q0、q1、q2、q3分别变为0、0、1、1。之后，由于q2与q3均为1，d0为0不变。第5个clkin上升沿后，d0、q0、q1、q2、q3分别为0、0、0、1、1。

第6个clkin上升沿时：由于d0、q0、q1、q2分别为0、0、0、1，q0、q1、q2、q3分别变为0、0、0、1。之后，由于q3为1不变，d0为0不变。第6个clkin上升沿后，d0、q0、q1、q2、q3分别为0、0、0、0、1。

第7个clkin上升沿时：由于d0、q0、q1、q2分别为0、0、0、0，q0、q1、q2、q3分别变为0、0、0、0。之后，由于q3变为0，d0变为1。第7个clkin上升沿后，d0、q0、q1、q2、q3分别为1、0、0、0、0。

此时，电路回到初始状态，后续工作状态与前述相同，d0、q0、q1、q2、q3状态转换如表5所示，可见nclkout为clkin的7分频。

表57分频时d0、q0、q1、q2、q3状态转换表

进行8分频时电路的工作过程如图11所示。如图11中(a)所示，配置存储器将111输出给8选1多路器m31的选择端，8选1多路器m31将非门g43的输出连接至8选1多路器m31的输出端。

图11中(b)为时序图。开始时，clkden为1，d触发器d30、d触发器d31、d触发器d32、d触发器d33为复位状态，d0、q0、q1、q2、q3分别为1、0、0、0、0。当clkden变为0后，d触发器d30、d触发器d31、d触发器d32、d触发器d33开始工作。

第1个clkin上升沿时：由于d0、q0、q1、q2分别为1、0、0、0，q0、q1、q2、q3分别变为1、0、0、0。之后，由于q3为0不变，d0为1不变。第1个clkin上升沿后，d0、q0、q1、q2、q3分别为1、1、0、0、0。

第2个clkin上升沿时：由于d0、q0、q1、q2分别为1、1、0、0，q0、q1、q2、q3分别变为1、1、0、0。之后，由于q3为0不变，d0为1不变。第2个clkin上升沿后，d0、q0、q1、q2、q3分别为1、1、1、0、0。

第3个clkin上升沿时：由于d0、q0、q1、q2分别为1、1、1、0，q0、q1、q2、q3分别变为1、1、1、0。之后，由于q3为0不变，d0为1不变。第3个clkin上升沿后，d0、q0、q1、q2、q3分别为1、1、1、1、0。

第4个clkin上升沿时：由于d0、q0、q1、q2分别为1、1、1、1，q0、q1、q2、q3分别变为1、1、1、1。之后，由于q3变为1，d0变为0。第4个clkin上升沿后，d0、q0、q1、q2、q3分别为0、1、1、1、1。

第5个clkin上升沿时：由于d0、q0、q1、q2分别为0、1、1、1，q0、q1、q2、q3分别变为0、1、1、1。之后，由于q3为1不变，d0为0不变。第5个clkin上升沿后，d0、q0、q1、q2、q3分别为0、0、1、1、1。

第6个clkin上升沿时：由于d0、q0、q1、q2分别为0、0、1、1，q0、q1、q2、q3分别变为0、0、1、1。之后，由于q3为1不变，d0为0不变。第6个clkin上升沿后，d0、q0、q1、q2、q3分别为0、0、0、1、1。

第7个clkin上升沿时：由于d0、q0、q1、q2分别为0、0、0、1，q0、q1、q2、q3分别变为0、0、0、1。之后，由于q3为1不变，d0为0不变。第7个clkin上升沿后，d0、q0、q1、q2、q3分别为0、0、0、0、1。

第8个clkin上升沿时：由于d0、q0、q1、q2分别为0、0、0、0，q0、q1、q2、q3分别变为0、0、0、0。之后，由于q3变为0，d0变为0。第8个clkin上升沿后，d0、q0、q1、q2、q3分别为1、0、0、0、0。

此时，电路回到初始状态，后续工作状态与前述相同，d0、q0、q1、q2、q3状态转换如表6所示，可见nclkout为clkin的8分频。

表68分频时的d0、q0、q1、q2、q3状态转换表

如前所述，通过配置存储器m32对8选1多路器m31进行控制，可以实现任意n分频(n＝2～8)。按照本发明的方案可以实现更高的分频数。图12所示为实现9分频与10分频的电路图。通过在图4所示8分频电路的基础上增加d触发器d34、或非门g54、非门g44，并把8选1多路器改为10选1多路器，即可实现9分频与10分频。其工作原理与8分频类似，不再赘述。

从上述各个时序图中可以看出，当n为偶数时，本发明分频后的时钟占空比为50％；当n为奇数时，分频后的时钟占空比小于50％。

图13所示为本发明的时序匹配电路，时序匹配电路的作用即为对时钟加沿进行延时，使时钟通过时序匹配电路后的时序特性与n可配置时钟分频电路相匹配。时序匹配电路包括d触发器d130、d触发器d131、非门g130、非门g131、非门g132、非门g133、传输门g134和2选1多路器m130。

d触发器d130的clk端连接外部输入时钟信号clkin，d触发器d130的d端连接非门g131的输出端，d触发器d130的q端同时与非门g131的输入端、非门g133的输入端以及传输门g134的输入端连接，传输门g134的输出端与2选1多路器m130的第一输入端连接，非门g133的输出端与2选1多路器m130的第二输入端连接；

非门g130的输入端连接外部输入时钟信号clkin，非门g130的输出端连接d触发器d131的clk端，d触发器d130的r端以及d触发器d131的r端同时与外部输入使能信号clkden连接；d触发器d131的d端连接非门g132的输出端；d触发器d131的q端同时与非门g132的输入端以及2选1多路器m130的选择端连接，2选1多路器m130的输出端作为时序匹配电路的输出端，用于输出时钟1clkout。

为方便描述电路结构与工作原理，对电路中的关键结点进行命名：定义d触发器d130的输出端为信号qq0、d触发器d131的输出端为信号qq1；定义2选1多路器m130的第1输入端为信号i1、第2输入端为信号i2。下面结合波形说明时序匹配电路的工作原理。

时序匹配电路工作时波形如图14所示，其工作过程如下：开始时，clkden为1，d触发器d130、d触发器d131为复位状态。此时qq0与qq1均为0，i1与i2分别为0、1，多路器m130将i1传输至输出1clkout。此时1clkout为0。当clkden变为0后，d触发器d130、d触发器d131开始工作。

第1个clkin上升沿时：qq0由0变为1，qq1为0不变。此后，i1由0变为1，i2由1变为0。由于qq1为0不变，多路器m130将i1输出至1clkout。1clkout将跟随i1由0变为1。

第1个clkin下降沿时：qq0为1不变，qq1由0变为1。i1为1不变，i2为0不变。由于qq1由0变为1，多路器m130将i2输出至1clkout。1clkout将由跟随i1变为跟随i2，即由1变为0。

第2个clkin上升沿时：qq0由1变为0，qq1为1不变。此后，i1由1变为0，i2由0变为1。由于qq1为1，多路器m130将i2输出至1clkout。1clkout将跟随i2由0变为1。

第2个clkin下降沿时：qq0为0不变，qq1由1变为0。i1为0不变，i2为1不变。由于qq1由1变为0，多路器m130将i1输出至1clkout。1clkout将跟随i2变为跟随i1，即由1变为0。

此时，电路回到初始状态，后续工作状态与前述相同。可见1clkout与clkin具有相同的频率。

通过对可配置时钟n分频电路的分析可知：对任意的分频数，输出时钟nclkout与输入时钟clkin上升沿的相对延时为d触发器clk-q端的延时与两个传输门的延时之和，该延时与分频数n的大小无关。

通过对时序匹配电路的分析可知：输出时钟1clkout与输入时钟clkin上升沿的相对延时为为1个d触发器的clk-q的延时、1个传输门(或一个非门的延时)与1个2选1多路器延时的总和。

通过电路设计，如令传输门g61、非门g133以及传输门g134尺寸相同、同时令传输门g62与2选1多路器m130内所用传输门的尺寸相同，可使传输门、非门、二选一多路器的延时相同。使得时钟上升沿通过可配置时钟n分频电路与时序匹配电路的延时相同，使得任何分频倍数下，时钟上升沿的延时大小与分频数n无关。

本说明书中未作详细描述的内容属本领域专业技术人员的公知技术。