本发明是关于校正装置，尤其是关于模拟至数字转换的校正装置。
背景技术：
：：近年来，基于较低的复杂度与较佳的功耗表现，连续逼近暂存器式模拟至数字转换器(successiveapproximationregisteradc,saradc)的架构被广泛地使用。然而，saradc的运作与比较器的输出息息相关，比较器可能因为两输入信号过于相近而输出错误的比较结果，其可能进一步导致后续的比较结果错误以及导致saradc之输出结果过度偏离正确结果，上述问题通常被称为该saradc发生了亚稳态(metastability)。为解决saradc的亚稳态问题，目前技术提供了下列二种解法：(1)利用定时器(timer)来判断比较器之比较时间是否过长，从而判断是否因为被比较的两输入信号过于相近而有亚稳态发生。上述解法有应用受限的问题。该解法可见于下列文献：akirashikata,studentmember,ieee,ryotasekimoto,studentmember,ieee,tadahirokuroda,fellow,ieee,andhirokiishikuro,member,ieee,“a0.5v1.1ms/sec6.3fj/conversion-stepsar-adcwithtri-levelcomparatorin40nmcmos”,ieeejournalofsolid-statecircuits,vol.47,no.4,april2012.(2)调整比较器输出之判读转态点以及调整saradc之数字至模拟转换器所输入的位值的判读转态点。上述解法有无法构成闭回路校正的问题。该解法可见于下列文献：hyeok-kihong,studentmember,ieee,wankim,studentmember,ieee,hyun-wookkang,sun-jaepark,michaelchoi,ho-jinpark,andseung-takryu,seniormember,ieee,“adecision-error-tolerant45nmcmos7b1gs/snonbinary2b/cyclesaradc”,ieeejournalofsolid-statecircuits,vol.50,no.2,february2015.技术实现要素：鉴于先前技术的不足，本发明之一目的在于提供一种连续逼近式模拟至数字转换的校正装置，以解决亚稳态的问题。本发明揭露了一种连续逼近式模拟至数字转换的校正装置，能够校正一数字输出，该校正装置的一实施例包含一连续逼近暂存器式模拟至数字转换器(successiveapproximationregisteranalog-to-digitalconverter,saradc)以及一数字电路。该saradc用来产生一数字输出。该数字电路用来判断该数字输出是否符合一亚稳态输出，并于该数字输出符合该亚稳态输出时，依据一预设修正来校正该数字输出，其中，该亚稳态输出关联一亚稳态二进制比较序列，该亚稳态二进制比较序列包含连续k个比较结果(例如：110000或001111)，该k个比较结果依序包含一第一比较结果、接续该第一比较结果的一第二比较结果、以及接续该第二比较结果的连续m个比较结果，该第一比较结果与该第二比较结果相同，该第一比较结果与该第二比较结果不同于该m个比较结果的每一个，该k与该m的每一个为一不小于1的整数。有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。附图说明图1显示连续逼近暂存器式模拟至数字转换器中的数字至模拟转换器在时间轴上的所有可能输出值的范例；图2显示一取样输入值输入至图1的连续逼近暂存器式模拟至数字转换器以进行比较；图3显示一取样输入值输入至图1的连续逼近暂存器式模拟至数字转换器以进行比较；图4显示本发明之连续逼近式模拟至数字转换的校正装置的一实施例；以及图5显示图4之连续逼近暂存器式模拟至数字转换器的一实施例。[图的符号简单说明]400连续逼近式模拟至数字转换的校正装置410连续逼近暂存器式模拟至数字转换器(saradc)412第一输入电路414第二输入电路416比较器418控制电路420数字电路vip差动信号之正端信号vin差动信号之负端信号v1第一输入信号v2第二输入信号具体实施方式图1显示连续逼近暂存器式模拟至数字转换器(successiveapproximationregisteranalog-to-digitalconverter,saradc)中，数字至模拟转换器(digital-to-analogconverter,dac)在时间轴(t)上的所有可能输出值(vdac(lsb))的范例，该些输出值是以该dac的最小有效位(leastsignificantbit,lsb)的大小为单位，该dac是5位的dac，首次输出值是一中间值24lsb＝16lsb；该dac的第二次输出值是该中间值16lsb±23lsb；该dac的第三次输出值是该第二次输出值±22lsb；该dac的第四次输出值是该第三次输出值±21lsb；该dac的第五次输出值是该第四次输出值±20lsb。图2显示一取样输入值24.9lsb输入至图1的saradc以进行5次比较的示意图，其中浅色实线代表于上述比较中未被使用的输出值。由图2可知，于第一次比较中，该dac的首次输入值16lsb远小于该取样输入值24.9lsb，故该dac依据第一次比较结果所输出的第二次输出值(16lsb+8lsb＝24lsb)，正常而言会趋近该取样输入值；接下来，由于该dac的第二次输出值24lsb与该取样输入值24.9lsb差距甚小，若该saradc之比较器无法正确比较出谁大谁小，该dac依据第二次比较结果所输出的第三次输出值，有可能是24lsb+4lsb＝28lsb(如图2之短折线所示)或是24lsb-4lsb＝20lsb(如图2之点线所示)；若后续的比较操作的结果均正确，5次比较的结果依序会是00111(如图2之黑色实线与短折线所示)或是01000(如图2之黑色实线与点线所示)，其中0代表比较结果指出该dac之输入值小于该取样输入值，1代表比较结果指出该dac之输入值大于该取样输入值，0与1所代表的意义可视需求互换。无论该saradc的比较结果为00111或01000，吾人可从最后多次的比较结果均为1或0推知，该dac的第三次输出值(28lsb或20lsb)与该取样输入值(24.9lsb)的差异，是大于该dac的后续输出值能够趋近该取样输入值的程度，这导致了最后三次的比较结果均为1或0，因此，吾人可据以判断该dac的第二次输出值可能与该取样输入值甚为接近，从而判断该dac的第二次比较结果可能是错的(或说该dac的第二次比较操作可能有亚稳态的问题)，换言之，该saradc的输出可能是一亚稳态输出(metastableoutput)。图3同样显示一取样输入值(24.9lsb)输入至图1的saradc以进行比较的示意图，其中浅色实线代表于上述比较中未被使用的输出值。相较于图2，图3显示第三次的比较结果是错误的，这可能是由第二次比较的异常操作所引起，详言之，由于该dac的第二次输出值相当接近该取样输入值，故该saradc于第三次比较时输出了错误的比较结果。图3之比较结果可能是00011(如图3之黑色实线与短折线所示)或01100(如图3之黑色实线与点线所示)，图3的任一比较结果与正确比较结果00111的差异，大于图2的任一比较结果与正确比较结果的差异，因此，图3的比较结果更需要被校正。由图3可知，无论该saradc的比较结果是00011或01100，第二次比较结果与第三次比较结果是相同的，但不同于第三次比较结果之后的每一比较结果，上述比较结果的样式特征可被用来判断一saradc的比较结果是否需要被校正。基于前述的研究，本发明揭露了一种连续逼近式模拟至数字转换的校正装置，以适应性地校正一saradc的数字输出。本发明之校正装置的一实施例如图4所示，图4的校正装置400包含一saradc410与一数字电路420。saradc410用来产生至少一数字输出，该数字输出可以是一序列(例如：二进制序列)及/或一数值(例如：十进制值)。本实施例中，saradc410包含：一第一输入电路412用来依据一差动信号之一正端信号vip以产生一第一输入信号v1；一第二输入电路414用来依据该差动信号之一负端信号vin以产生一第二输入信号v2；一比较器416用来比较第一输入信号v1与第二输入信号v2以产生一比较结果；以及一控制电路418用来依据该比较结果产生该数字输出的一部分，控制电路418另依据该比较结果产生控制信号，以分别控制第一输入电路412与第二输入电路414之电荷重分配作业，进而更新第一输入信号v1与该第二输入信号v2，以供比较器416进行下一次的比较，上述saradc410之操作是本领域之习知技艺，故细节在此省略。数字电路420用来判断该数字输出是否符合一亚稳态输出，并于该数字输出符合该亚稳态输出时，依据一预设修正来校正该数字输出，其中，该亚稳态输出关联一亚稳态二进制比较序列(例如：(1)图3的任一比较结果；(2)？？？？？001111或？？？？？110000，其中"？"可以是1或0，"？"的数目为不小于0的整数，且相关于saradc410的位数)，该亚稳态二进制比较序列包含连续k个比较结果(例如：001111或110000)，该k个比较结果依序包含一第一比较结果、接续该第一比较结果的一第二比较结果、以及接续该第二比较结果的连续m个比较结果，该第一比较结果与该第二比较结果相同，但不同于该m个比较结果的每一个，该k与该m的每一个为一不小于1的整数。于一实施例中，该m个比较结果的一最后比较结果是用来决定saradc410的一最低有效位(leastsignificantbit,lsb)之值；于一实施例中，该m不小于2；于一实施例中，若saradc410是一n位adc，不小于25％。承前所述，于一实施例中，该数字输出是一二进制序列，当该数字输出是saradc410的比较结果的输出时，数字电路420判断该二进制序列的样式(pattern)与前述亚稳态二进制比较序列的样式是否相同，从而判断该数字输出是否符合该亚稳态输出，此时，该预设修正可以是一预设的二进制序列(或是预设的x个序列值，其中x为不大于k的正整数)，数字电路420用该预设修正来取代/修正该数字输出的二进制序列(或取代/修正该数字输出之二进制序列的x个序列值，例如当x＝k时的最后k个序列值)，以达到校正。于另一实施例中，该数字输出是一二进制序列，当该数字输出是saradc410的模拟至数字转换结果的输出时，数字电路420判断该二进制序列的样式与该亚稳态二进制比较序列所对应的一数字输出序列的样式是否相同，从而判断该数字输出是否符合该亚稳态输出，此时，该预设修正可以是一预设的二进制序列(或是预设的x个序列值，其中x为不大于k的正整数)，数字电路420用该预设修正来取代/修正该数字输出的二进制序列(或取代/修正该数字输出之二进制序列的x个序列值，例如当x＝k时的最后k个序列值)，以达到校正。于又一实施例中，该数字输出是一十进制值，数字电路420判断该十进制值与该亚稳态二进制比较序列所对应的一亚稳态十进制值是否相同，或者判断该数字输出的十进制值所对应的一二进制序列的样式与该亚稳态二进制比较序列的样式(或该亚稳态二进制比较序列所对应的一数字输出序列的样式)是否相同，从而判断该数字输出是否符合该亚稳态输出，此时，该预设修正可以是一预设的十进制值，数字电路420用该预设修正来取代该数字输出的十进制值，以达到校正。请注意，本领域人士可藉由理论及/或实作来预先得知一特定的亚稳态二进制比较序列所对应的一特定修正(即前述预设修正)，从而利用该特定修正来修正saradc410的一特定数位输出。举例来说，图3的错误比较结果00011是一亚稳态二进制比较序列，其对应一二进制数字输出11101(即saradc410之模拟至数字转换结果，相当于十进制值29)，然而，正确的比较结果00111(如图2所示)对应另一二进制数字输出11001(即saradc410之模拟至数字转换结果，相当于十进制值25)，因此，当saradc410所产生的数字输出是比较结果时，若数字电路420发现saradc410的数字输出符合样式00011，数字电路420便可用一预设修正00111来取代saradc410的数字输出。另举例来说，当saradc410所产生的数字输出是模拟至数字转换结果的输出时，若数字电路420发现saradc410的数字输出符合样式11101(或十进制值29)，数字电路420便可用一预设修正11001(或十进制值25)来取代saradc410的数字输出(即二进制序列11101或十进制值29)。由于序列/数值比较的判断以及序列/数值的修正/取代可透过现有技术来实现，细节在此节略。有一种情形是数字电路420判断saradc410的一数字输出符合一亚稳态输出，但该数字输出相当接近实际的取样输入值(例如：图2之比较结果01000所对应的模拟至数字转换结果为10111(即十进制值23)，其相当接近实际的取样输入值24.9)，为避免将正确的数字输出误认为亚稳态输出或执行了不需要的校正，本发明之一实施例可进一步地于saradc410的一电容阵列中增加一冗余电容，以在结束正常的多次比较作业并得到比较结果(例如：图2之比较结果01000)后，藉由该冗余电容来执行一冗余的电荷重分配作业，再执行一冗余比较作业以产生一冗余比较结果，由于该冗余的电荷重分配作业会令原本的模拟至数字转换结果，按一预设幅度趋近实际的取样输入值(例如：当原本的转换结果10111(即十进制值23)小于实际的取样输入值时，该冗余的电荷重分配作业等效上令原本的转换结果10111(即十进制值23)加上00110(即十进制值6)；当原本的转换结果大于实际的取样输入值时，该冗余的电荷重分配作业等效上令原本的转换结果减去00110(即十进制值6))，若该冗余比较结果与saradc410之正常比较作业的最后一次比较结果相同，这指出了原本的转换结果与实际的取样输入值的差异超过该预设幅度，因此，校正是需要的；若该冗余比较结果与saradc410之正常比较作业的最后一次比较结果不同，这指出了原本的转换结果与实际的取样输入值的差异在该预设幅度内，因此，校正是不需要的。于一实施例中，saradc410之电容阵列包含一最小有效位(leastsignificantbit,lsb)电容与该冗余电容，该冗余电容的电容值大于该lsb电容的电容值，举例来说，该冗余电容的电容值是该lsb电容的电容值的六倍。承前所述，增加该冗余电容后，saradc410之一实施例如图5所示。图5之saradc410包含：一第一电容阵列510用来取样一差动信号之一正端信号vip，并输出一第一输入信号v1，第一电容阵列510包含电容c1、c2、c3、c4、…、以及一冗余电容cr，该冗余电容cr用于实现前述冗余的电荷重分配作业与冗余比较作业；一第一开关电路520，用来依据一第一控制信号，控制第一电容阵列510与一参考电压vref(或一高电压)及一接地电压gnd(或一低电压)之间的一耦接关系，从而实现电荷重分配，以及控制第一输入信号v1的大小；一第二电容阵列530用来取样该差动信号之一负端信号vin，并输出一第二输入信号v2，第二电容阵列530包含电容c1、c2、c3、c4、…、以及一冗余电容cr，该冗余电容cr用于实现前述冗余的电荷重分配作业与冗余比较作业；一第二开关电路540，用来依据一第二控制信号以控制第二电容阵列530与参考电压vref(或该高电压)及接地电压gnd(或该低电压)之间的一耦接关系，从而实现电荷重分配，以及控制第二输入信号v2的大小；一比较器550，用来比较第一输入信号v1与第二输入信号v2，以输出一比较结果；以及一控制电路560，用来依据该比较结果，产生该第一控制信号与该第二控制信号，并输出前述数字输出的至少一部分。请注意，图5之saradc410的操作逻辑与一般saradc的操作逻辑相仿，图5之saradc410仅多执行了该冗余的电荷重分配作业与该冗余比较作业，其与一般saradc的电荷重分配作业与比较作业相同，因此，saradc410的操作细节在此省略；本领域具有通常知识者可藉由下列文献来进一步了解图5之saradc410：hongdaxu1,yongdacai1,lingdu2,yuanzhou3,benweixu3,dataogong4,jingboye4,yunchiu3,“a78.5db-sndrradiationandmetastability-toleranttwo-stepsplitsaradcoperatingupto75ms/swith24.9mwpowerconsumptionin65nmcmos”,isscc2017/session28/hybridadcs/28.6.(1universityoftexasatdallas,richardson,tx；2universityofelectronicscienceandtechnologyofchina,chengdu,china；3broadcom,irvine,ca；4southernmethodistuniversitydallas,tx)。一般saradc之电容阵列的多个电容通常包含2c、4c、8c、16c…，其中c是一单位电容的电容值，其大小由实施者决定，且该多个电容中，任两个电容之电容值的比例为2的幂次方或2的幂次方分之一。本发明之saradc410可采用上述电容阵列以执行正常比较作业(例如：图5的电容c1、c2、c3、c4…，依序是2c、4c、8c、16c…)，然而，为提高saradc410的数字输出的正确性，于一实施例中，saradc410之电容阵列可包含冗余电容用于正常比较作业(即前述冗余比较作业以外的比较作业)，举例而言，图5的电容c1、c2、c3、c4…，依序是3c、4c、7c、13c…。前揭说明提到，数字电路420依据该亚稳态二进制比较序列的连续k个比较结果，来判断该数字输出是否符合该亚稳态输出，其中该k个比较结果依序包含该第一比较结果、该第二比较结果、以及该连续m个比较结果。于一实施例中，该连续k个比较结果涉及saradc410之一电容阵列中，k个电容之电荷的重分配作业，该k个电容之电容值不同，且该k个电容(例如：13c、7c、4c、3c；或32c、24c、16c、8c、4c、2c)包含一第一电容、一第二电容与m个电容，其中该第一电容的电容值大于该第二电容的电容值，该第一电容与该第二电容的一电容值比例不等于2的幂次方，且该第二电容之电容值小于该m个电容之电容值的和，上述特征可在数字电路420判断该数字输出符合该亚稳态输出时，帮助确保数字电路420之判断的正确性。请注意，图4与图5之saradc410的输入信号虽以差动信号为例，然此并非本发明之限制，本领域人士可依据现有技术以及本发明之揭露，了解本发明可用于单端信号之处理。另请注意，在实施为可能的前提下，本
技术领域：
：具有通常知识者可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述多个实施例中部分或全部技术特征的组合，藉此增加本发明实施时的弹性。综上所述，本发明能够以低复杂度与低功耗的方式来有效地解决saradc的亚稳态问题。虽然本发明之实施例如上所述，然而该些实施例并非用来限定本发明，本
技术领域：
：具有通常知识者可依据本发明之明示或隐含之内容对本发明之技术特征施以变化，凡此种种变化均可能属于本发明所寻求之专利保护范畴，换言之，本发明之专利保护范围须视本说明书之申请专利范围所界定者为准。符号说明vdac(lsb)数字至模拟转换器的输出大小(以最小有效位之大小为单元)t时间400连续逼近式模拟至数字转换的校正装置410连续逼近暂存器式模拟至数字转换器(saradc)412第一输入电路414第二输入电路416比较器418控制电路420数字电路vip差动信号之正端信号vin差动信号之负端信号v1第一输入信号v2第二输入信号510第一电容阵列520第一开关电路530第二电容阵列540第二开关电路550比较器560控制电路c1、c2、c3、c4电容cr冗余电容vref参考电压gnd接地电压当前第1页12当前第1页12