模拟数字转换装置的制作方法

本发明有关于一种模拟数字转换装置，且特别有关于一种循序渐进式(successiveapproximation,sar)模拟数字转换装置。

背景技术：

在习知的模拟数字转换装置中，针对产生输出信号的每一个位的转换时间都是相同的(一个时钟周期)。然而，在循序渐进式模拟数字转换装置中，产生最高位(msb)所需要的转换时间，通常相对于产生其他位所需的转换时间较长。因此，在固定的转换时间的设置条件下，不是发生最高位的转换时间不足，就是发生最低位(lsb)转换时间过长的状态。如何兼具输出信号的正确度，并同时提升模拟数字转换装置的转换速率，为本领域技术人员的重要课题。

技术实现要素：

本发明提供一种模拟数字转换装置，可调整对应产生输出信号各位的转换时间长度，产生准确的输出信号。

本发明的模拟数字转换装置用以转换输入信号对以产生输出信号。模拟数字转换装置包括多个开关组、多个电容、比较器以及控制器。开关组接收输入信号对以及多个参考电压，并依据控制信号以选择输出输入信号对以及参考电压的其中之一，以分别产生多个选择电压。电容分别接收选择电压并产生第一比较电压及第二比较电压。比较器耦接电容，依据比较第一比较电压以及第二比较电压以产生比较结果信号。控制器耦接比较器以及开关组，依据比较结果信号以设定转换输出信号的多个位的多个转换时间。其中，转换时间不完全相同。

在本发明的一实施例中，上述的对应转换输出信号的相对高位的转换时间，不小于对应转换输出信号的相对低位的转换时间。

在本发明的一实施例中，上述的控制器包括转换时间控制电路。转换时间控制电路耦接比较器。转换时间控制电路接收比较结果信号，依据计数比较结果信号的脉冲数以产生多个状态信号。

在本发明的一实施例中，上述的转换时间控制电路包括多个触发器组。各触发器组具有至少一触发器，触发器组相互串联耦接，并依据比较结果信号对参考逻辑电平进行移位动作，以分别产生状态信号。

在本发明的一实施例中，上述的各触发器组中的触发器的数量与对应的转换时间的时间长短成正比。

在本发明的一实施例中，上述的转换时间控制电路包括计数器以及逻辑运算电路。计数器耦接比较器，计数比较结果信号的脉冲数量以产生计数结果。逻辑运算电路耦接计数器，针对计数结果进行逻辑运算以产生状态信号。

在本发明的一实施例中，上述的开关组包括多个第一开关组以及多个第二开关组。电容包括多个第一电容以及多个第二电容。第一电容分别耦接在第一开关组与比较器的第一输入端间，第二电容分别耦接在第二开关组与比较器的第二输入端间。其中，第一电容在第一输入端提供第一比较电压，第二电容在第二输入端提供第二比较电压。

在本发明的一实施例中，上述的各第一开关组包括第一开关、第二开关以及第三开关。第一开关的第一端耦接至对应的第一电容，第一开关的第二端接收第一参考电压。第二开关的第一端耦接至对应的第一电容，第二开关的第二端接收第二参考电压。第三开关的第一端耦接至对应的第一电容，第三开关的第二端接收第一输入信号。各第二开关组包括第四开关、第五开关以及第六开关。第四开关的第一端耦接至对应的第二电容，第四开关的第二端接收第一参考电压。第五开关的第一端耦接至对应的第二电容，第五开关的第二端接收第二参考电压。第六开关的第一端耦接至对应的第二电容，第六开关的第二端接收第二输入信号。其中，第一开关至第六开关依据控制信号以被导通或断开，第一参考电压的电压值与第二参考电压的电压值不相同。

在本发明的一实施例中，模拟数字转换装置还包括第七开关以及第八开关。第七开关的第一端耦接至比较器的第一输入端，第七开关的第二端接收共同电压。第八开关的第一端耦接至比较器的第二输入端，第八开关的第二端接收共同电压。其中，第七开关以及第八开关依据控制信号以被导通或断开。

在本发明的一实施例中，上述的控制器依据比较结果信号以在转换时间中分别产生输出信号的多个位。

基于上述，本发明的模拟数字转换装置可针对输出信号的多个位的转换时间长短分别进行不同的设定，以使每个位都可以具有足够长的转换时间。如此一来，模拟数字转换装置可产生更精确的输出信号，提升其表现度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1绘示本发明一实施例的模拟数字转换装置的示意图。

图2绘示本发明实施例的模拟数字转换装置的动作波形图。

图3绘示本发明实施例的转换时间控制电路的示意图。

图4绘示本发明另一实施例的转换时间控制电路的示意图。

图5绘示本发明实施例的模拟数字转换装置的模拟数字转换动作的波形图。

符号说明：

100：模拟数字转换装置

121-12m、131-13m：开关组

c11-c1m、c21-c2m：电容

cmp：比较器

110控制器

s1-s3、sw1、sw2：开关

vcom：共同电压

vtop、vbot：参考电压

vinp、vinn：输入信号

cmp_d、cmp_rdy：比较结果信号

vout：输出信号

ctrl：控制信号

vc1、vc2：比较电压

clk：参考时钟信号

mn-m1：脉冲数

tsample、tcon：时间区间

ss：取样信号

st<1>-st<n>、st<1:n>：状态信号

300、400：转换时间控制电路

311-31n：触发器组

dff1-dff3：触发器

q：输出端

ck：时钟端

d：数据端

rl1：参考逻辑电平

410：计数器

420：逻辑运算电路

cr：计数结果

sp：取样点

tcn–tc1：转换时间

clk_shift：移位信号

datan、datan-1：输出信号

具体实施方式

请参照图1，图1绘示本发明一实施例的模拟数字转换装置的示意图。模拟数字转换装置100包括开关组121-12m、131-13m、电容c11-c1m、c21-c2m、比较器cmp、控制器110以及开关sw1及sw2。开关组121-12m接收输入信号对中的输入信号vinp以及参考电压vtop、vbot。开关组131-13m则接收输入信号对中的输入信号vinn以及参考电压vtop、vbot，其中，参考电压vtop的电压值大于参考电压vbot的电压值。开关组121-12m分别耦接至电容c11-c1m的第一端，而电容c11-c1m的第二端相互耦接并产生比较电压vc1。开关组131-13m则分别耦接至电容c21-c2m的第一端，而电容c21-c2m的第二端则相互耦接并产生比较电压vc2。比较电压vc1以及vc2分别提供至比较器cmp的第一输入端(例如正输入端)以及第二输入端(例如负输入端)，比较器cmp则依据比较比较电压vc1以及vc2来产生比较结果信号cmp_d以及cmp_rdy。

开关组121-12m以及开关组131-13m中的每一，各包括三个开关。以开关组121为范例，开关组121包括开关s1-s3，其中开关s1-s3的第一端分别接收参考电压vtop、vbot以及输入信号vinp，开关s1-s3的第二端共享耦接至电容c11。开关s1-s3依据控制信号ctrl以被导通或断开，并藉以选择参考电压vtop、vbot以及输入信号vinp的其中之一以作为选择信号，并将选择信号传送至电容c11。其中，开关s1-s3中至多一个可依据控制信号ctrl被导通。

控制器110耦接至比较器cmp、开关组121-12m以及开关组131-13m。控制器110产生控制信号ctrl，并使开关组121-12m以及开关组131-13m依据控制信号ctrl来提供电压至对应的电容c11-c1m、c21-c2m。通过不同电容值的电容c11-c1m、c21-c2m，模拟数字转换装置100可通过循序渐进的方式来产生比较电压vc1以及vc2，并通过比较器cmp所执行的比较动作，控制器110可对应产生针对模拟的输入信号vinp(或输入信号vinn)所产生的数字的输出信号vout的多个位元。

在此请注意，在循序渐进的模拟数字转换动作中，输出信号vout的多个位元是一个位元接着一个位元被产生的。其中，控制器110可先产生输出信号vout的最高位元(msb)，再产生输出信号vout的次高位元，而最后产生输出信号vout的最低位元(lsb)。重点在于，控制器110可依据比较器cmp所产生的比较结果信号cmp_rdy(或cmp_d)来控制产生输出信号vout的各位元的转换时间。并可使产生输出信号vout的相对高位元的转换时间，等于或长于产生相对低位元的转换时间。

在本实施例中，模拟数字转换装置100完成模拟数字转换动作并产生输出信号vout的所有位元的时间t可如式(1)所示：

t＝tsample+tmsb+tmsb-1+...+t1(1)

其中，tsample为输入信号vinp的取样时间，tmsb、tmsb-1…、t1为产生输出信号vout的各位元的转换时间。若模拟数字转换装置100依据参考时钟信号以执行取样时间的计数动作，且参考时钟信号的频率为fclk时，式(1)可改写为如下所示的式(2)：

其中，ms为进行输入信号vinp的取样动作所需要的参考时钟信号的脉冲数，mn-m1分别为产生输出信号vout的多个位元所需要的参考时钟信号的脉冲数。脉冲数mn对应输出信号vout的最高位元，而脉冲数m1则对应输出信号vout的最低位元。

由上述的说明不难得知，在本发明实施例中，控制器110通过控制mn-m1的数量高低，可针对产生输出信号vout的各位元的转换时间进行调整。在本发明实施例中，控制器110可通过调高脉冲数mn以提升产生输出信号vout的最高位元的转换时间，并通过调低脉冲数m1以降低产生输出信号vout的最低位元的转换时间。

请参照图1及图2，其中，图2绘示本发明实施例的模拟数字转换装置的动作波形图。模拟数字转换装置100的控制器110产生取样信号ss以控制取样动作以及转换动作的进行。其中，当取样信号ss被拉升至相对高的电压电平的时间区间tsample时，模拟数字转换装置100执行输入信号vinp的取样动作。接着，当取样信号ss被拉低至相对低的电压电平的时间区间tcon时，模拟数字转换装置100可执行依序产生输出信号vout的多个位元的转换动作。通过计数参考时钟信号clk的脉冲数，控制器110可对应在参考时钟信号clk的前mn个脉冲产生第一状态信号以控制输出信号vout的最高位元的转换时间；在参考时钟信号clk的mn个脉冲后的中的mn-1个脉冲产生第二状态信号以控制输出信号vout的次高位元的转换时间；并在时间区间tcon中，参考时钟信号clk最后的m1个脉冲产生状态信号以控制输出信号vout的最低位元的转换时间。

附带一提的，模拟数字转换装置100还包括开关sw1以及sw2。开关sw1的第一端耦接至比较器cmp的第一输入端，开关sw1的第二端接收共同电压vcom。开关sw2的第一端耦接至比较器cmp的第二输入端，开关sw2的第二端接收共同电压vcom。开关sw1以及sw2用来初始化比较电压vc1、vc2的电压值。在进行输入信号vinp的转换动作前，开关sw1以及sw2可同时依据控制信号ctrl而被导通，并使比较电压vc1、vc2同时被设定为等于共同电压vcom。在输入信号vinp的转换动作开始时，开关sw1以及sw2可同时依据控制信号ctrl而被断开。

值得一提的，在本发明实施例中，参考时钟信号可以是比较器cmp所产生的比较结果信号cmp_rdy(或cmp_d)。此外，脉冲数mn-m1可在模拟数字转换装置100的设计时间，通过模拟的方式来预先算出，并通过硬件电路的方式，来实现依据脉冲数mn-m1来控制对应各位元的转换时间的动作。而关于上述的转换时间的控制动作，请参照下述的实施细节。

请参照图3，图3绘示本发明实施例的转换时间控制电路的示意图。转换时间控制电路300可设置在如图1实施例中的控制器110中。转换时间控制电路300耦接至比较器cmp，接收比较结果信号cmp_rdy，依据计数比较结果信号cmp_rdy的脉冲数以产生多个状态信号st<1>-st<n>。其中，状态信号st<1>-st<n>分别对应产生输出信号的多个位元的转换时间。

转换时间控制电路300包括触发器组311-31n。触发器组31n-311依序串联耦接。各触发器组具有一个或多个触发器。在图3中，以触发器31n为范例，触发器组31n具有触发器dff1-dff3。触发器dff1-dff3依序串联耦接，其中，触发器dff1的数据端d接收参考逻辑电平rl1，触发器dff1的输出端q耦接至触发器dff2的数据端d，而触发器dff2的输出端q则耦接至后级的触发器的数据端。并且，触发器dff1-dff3的频率端ck皆接收比较结果信号cmp_rdy。最后一级的触发器dff3的输出端则输出状态信号st<n>。

触发器dff1-dff3形成一移位寄存器电路，并依据比较结果信号cmp_rdy对参考逻辑电平rl1进行移位动作。当输出信号最高位元的转换动作开始时，触发器dff1-dff3的移位动作开始。当参考逻辑电平rl1被移位至最后一级的触发器dff3以产生状态信号st<n>时，表示转换输出信号最高位元的转换动作完成。因此，转换输出信号最高位元的转换时间等于比较结果信号cmp_rdy的周期与触发器dff1-dff3的个数的乘积。

依此类推，可以得知，依据状态信号st<n-1>，可以控制转换输出信号次高位元的转换时间，而依据状态信号st<1>，可以控制转换输出信号最低位元的转换时间。

在本实施方式中，参考逻辑电平rl1可以是逻辑电平1或也可以是逻辑电平0，没有特定的限制。

以下请参照图4，图4绘示本发明另一实施例的转换时间控制电路的示意图。转换时间控制电路400包括计数器410以及逻辑运算电路420。计数器410耦接至模拟数字转换装置的比较器，并接收比较结果信号cmp_rdy。在输出信号的转换动作开始时，计数器410用计数比较结果信号cmp_rdy的脉冲数量以产生计数结果cr。逻辑运算电路420则耦接至计数器410以接收计数结果cr。逻辑运算电路420针对计数结果cr进行逻辑运算，并藉以产生状态信号st<1:n>。状态信号st<1:n>分别指示进行输出信号的多个位元的转换时间。

以下请参照图5，图5绘示本发明实施例的模拟数字转换装置的模拟数字转换动作的波形图。其中，基于参考时钟信号clk，模拟数字转换装置依据取样信号ss对输入信号vinp进行取样动作，并在取样点sp的时间点上完成对输入信号vinp的取样动作。此外，在完成对输入信号vinp取样动作的取样点sp的时间点，模拟数字转换装置进行输出信号vout的最高位元的转换动作。通过计数取样点sp后的比较结果信号cmp_rdy的脉冲数，可获得由取样点sp开始，至取样点sp后的比较结果信号cmp_rdy的第二个上升沿间的最高位元的转换时间tcn。接着，由转换时间tcn的结束时间点，计算至比较结果信号cmp_rdy的下一个上升沿，可获得次高位元的转换时间tcn-1。依此类推，可以计算出对应输出信号vout所有位元的转换时间tcn–tc1。

此外，模拟数字转换装置的控制器还可依据转换时间tcn–tc1产生多个移位信号clk_shift，并依据移位信号clk_shift逐位元的产生移位数据信号data_shift。移位数据信号data_shift则依据移位信号clk_shift依序产生输出信号vout的多个位元d11-d0，并在当输出信号vout的最小位元d0被产生后，新的输出信号vout＝datan可以被获得，并取代原有的输出信号vout(＝datan-1)。

综上所述，本发明通过调整进行输出信号转换动作时，对应各个位元的转换时间的长短，有效使需要较长转换时间的位元可以具有足够的时间来完成转换动作，而不需要较长转换时间的位元的转换时间可以得到缩减。此此一来，在兼顾模拟数字转换装置的转换效率下，仍可保持模拟数字转换装置所产生的输出信号的正确度，提升模拟数字转换装置的工作效能。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求范围所界定者为准。