一种PipelineSAR‑ADC系统的制作方法

本发明涉及集成电路技术领域，具体是一种pipelinesar-adc系统。

背景技术：

模数转换器(adc)作为将模拟信号转换成数字信号的关键器件，在航空航天与防务、汽车应用、软件无线电、消费电子、视频监控与图像采集、雷达通信等领域发挥着至关重要的作用。随着现代技术的不断发展，这些领域对速度和分辨率的要求不断提升，对模数转换器的要求也越来越高。

传统的模数转换器常常采用pipeline-adc和sar-adc两种结构，其中，pipeline-adc结构应用时存在以下缺点：第一、pipeline-adc受电容失配的影响较大，这导致pipeline-adc分辨率受到很大的限制；第二，pipeline-adc需要配备误差修正模块，这会增加adc的功耗和面积，限制其在工业控制等领域的应用。sar-adc结构应用时存在以下缺点：因sar-adc采用逐渐逼近式的电压比较方法，导致其无法运用在高速的环境中，即sar-adc的采样速率低。

技术实现要素：

本发明的目的在于解决传统模数转换器存在的分辨率低和采样速率低的问题，提供了一种pipelinesar-adc系统，其具有pipeline和sar-adc结构结合的优点，能提升输出速率和分辨率。

本发明解决上述问题主要通过以下技术方案实现：一种pipelinesar-adc系统，包括逐次逼近型模数转换模块和寄存器，所述逐次逼近型模数转换模块的数量为n块，n为大于或等于2的正整数，n块所述的逐次逼近型模数转换模块顺次连接形成n阶，每块逐次逼近型模数转换模块的阶数与其在所有逐次逼近型模数转换模块中输入信号的次序对应，每块逐次逼近型模数转换模块的数字输出端均与寄存器的输入端连接；其中，

逐次逼近型模数转换模块，用于将输入其内的模拟信号转换成数字信号，并发送至寄存器；

寄存器，用于接收逐次逼近型模数转换模块输出的数字信号，并将n阶逐次逼近型模数转换模块输出的数字信号组合成流水线形式输出。

进一步的，所述逐次逼近型模数转换模块包括采样开关、电容阵列、比较器、逻辑控制模块及输出缓冲模块，所述采样开关和电容阵列的数量均为两个，两个所述的采样开关与两个电容阵列的输入端一一对应连接，两个所述的电容阵列的输出端分别连接比较器的同相输入端和反相输入端；所述比较器的输出端与逻辑控制模块的输入端连接，所述逻辑控制模块的数字控制输出端与电容阵列的数字位控制输入端连接，逻辑控制模块的输出端与输出缓冲模块的输入端连接。

进一步的，任意相邻两块逐次逼近型模数转换模块之间的线路上均设有信号放大电路。

综上所述，本发明具有以下有益效果：(1)本发明整体结构简单，使用元器件少，便于实现，成本低，本发明采用sar-adc电路结构和pipeline运作方式相结合，可有效的提高adc的输出速率。

(2)本发明采用全差分式的结构，能降低噪声和电容失配的干扰。

(3)本发明应用时进行逐步量程划分，能把全量程从最大的(第一级)到最小的(n级)进行划分，每级都进行sar-adc的转换，然后组成pipeline(流水线)形式重组输出，使得最终输出的分辨率大大的提升。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1为本发明一个具体实施例的框图；

图2为本发明一个具体实施例中逐次逼近型模数转换模块的框图；

图3为本发明一个具体实施例的整体电压仿真结果示意图；

图4为本发明一个具体实施例的局部电压仿真结果示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

实施例1：

如图1所示，一种pipelinesar-adc系统，包括逐次逼近型模数转换模块和寄存器，其中，逐次逼近型模数转换模块的数量为n块，n为大于或等于2的正整数，n块逐次逼近型模数转换模块顺次连接形成n阶。本实施例中每块逐次逼近型模数转换模块的阶数与其在所有逐次逼近型模数转换模块中输入信号的次序对应，n阶逐次逼近型模数转换模块输入信号的次序为：第一阶逐次逼近型模数转换模块、第二阶逐次逼近型模数转换模块、……、第n阶逐次逼近型模数转换模块。本实施例在具体设置时，任意相邻两块逐次逼近型模数转换模块之间的线路上均设有信号放大电路。

其中图1的结构体现出将n个逐次逼近型数模转换模块用流水线型的方式运作，和传统逐次逼近型数模转换器相比，该系统能显著地提高模数转换速度。图2体现出该系统是差分结构，和传统逐次逼近型数模转换器相比，差分输入差分比较的结构能有效的抑制输入噪声对输出结果的影响。除此之外，差分结构还能有效的降低信号共模误差对输出的影响。

本实施例的每块逐次逼近型模数转换模块的数字输出端均与寄存器的输入端连接，逐次逼近型模数转换模块，用于将输入其内的模拟信号转换成数字信号，并发送至寄存器；寄存器用于接收逐次逼近型模数转换模块输出的数字信号，并将n阶逐次逼近型模数转换模块输出的数字信号组合成流水线形式输出。

本实施例应用时，模拟输入信号vin进入第一阶逐次逼近型模数转换模块，通过第一阶逐次逼近型模数转换模块把模拟信号转成n1位数字信号d1储存至寄存器。由第一阶逐次逼近型模数转换模块输出的残余电压vo1经信号放大电路放大成电压vi2，电压vi2经第二阶逐次逼近型模数转换模块把模拟信号转成n2位数字信号d2储存至寄存器，由第二阶逐次逼近型模数转换模块输出的残余电压vo2经信号放大电路放大成电压vi3。以此类推，在最后一阶输入信号vin进入第n阶逐次逼近型模数转换模块后，把模拟信号转成nn位数字信号dn。最后d1，d2…dn以pipeline(流水线)形式组合成输出(n1+n2+…+nn)位数字信号dout。

实施例2：

如图2所示，本实施例在实施例1的基础上做出了如下进一步限定：本实施例的逐次逼近型模数转换模块包括采样开关、电容阵列、比较器、逻辑控制模块及输出缓冲模块，其中，电容阵列设有in、out、g、h、l及c1-n引脚，逻辑控制模块设有in、out、clk、c1(1-n)及c2(1-n)引脚。本实施例中采样开关和电容阵列的数量均为两个，两个采样开关分别为采样开关samp1和采样开关samp2，采样开关samp1和采样开关samp2分别与两个电容阵列的in输入端一一对应连接，输入电压vip(t)由采样开关samp1输入，输入电压vin(t)由采样开关samp2输入。两个电容阵列的out输出端分别连接比较器的同相输入端和反相输入端。比较器的输出端与逻辑控制模块的in输入端连接，逻辑控制模块的c1(1-n)数字控制输出端与一个电容阵列的c1-n数字位控制输入端连接，逻辑控制模块的c2(1-n)数字控制输出端与另一个电容阵列的c1-n数字位控制输入端连接，逻辑控制模块的out输出端与输出缓冲模块的输入端连接。

本实施例应用时，两个电容阵列的h端输入参考高电压vrefh，两个电容阵列的l端输入参考低电压vrefl，两个电容阵列的g端输入地电压gnd，逻辑控制模块的clk时钟输入端输入时钟clock信号。在采样阶段时，采样开关samp1、采样开关samp2闭合，差分式正端输入电压vip(t)通过采样开关samp1形成vip(z)进入一个电容阵列，负端输入电压vin(t)通过采样开关samp2形成vin(z)进入另一个电容阵列。在比较阶段时，采样开关samp1、采样开关samp2断开，比较器cmp比较两个电容阵列输出电压vp和vn之间的大小,从而确定比较器cmp的输出逻辑dcmp输入至逻辑控制模块。根据输出电压值输入到逻辑控制模块的in输入端，逻辑控制模块从c1(1-n)输出相应数字位置的控制信号至一个电容阵列的控制端口c1-n，以及从c2(1-n)输出相应数字位置的控制信号至另一个电容阵列的控制端口c1-n，进而消除两个电容阵列对应该数字位置内部储存的电荷，同时也记下该数字位置的相应数字数据。完成一次比较程序后，逻辑控制模块以同样的方式逐次循环地消除电容阵列内部储存的电荷，来完成全部数字位置的输出数据，最后以流水线(pipeline)的形式输出最终数字数据dout。由具体需求可选择添加输出缓冲模块输出缓冲信号dbout。

本实施例应用并实现了一个16位pipelinesar-adc系统，其采样速率为33khz，参考电压为2.5v，输入信号从0v变化至2.5v。输出结果为有效位数(enob)达到16位，积分非线性(inl)小于0.5lsb，微分非线性(dnl)小于0.5lsb。图3及图4为该电路的一个实例应用仿真图。仿真方法是将16位pipelinesar-adc系统的输出数字信号通过一个理想的dac，由dac输出的模拟信号与输入的模拟信号就行比较。其中图3所示坐标系中上方的线条是从0v变化至2.5v的电压输入信号，下方的线条是该电路由输出数字信号转换成的模拟信号。从图3可知，该电路的电压输出信号呈线性变化而且和电压输入信号基本相符。图4为局部电压仿真结果图，较为平整的线条是输入的模拟信号，较为曲折的线条是由输出的数字信号转换成的模拟信号。由图可得，由输出的数字信号转换成的模拟信号基本呈现阶梯状，符合预期。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。