一种用于DMX512解码的九进制计数电路的制作方法

本发明涉及电路技术领域，具体涉及一种应用于dmx512协议解码的九进制计数电路。

背景技术：

近年来，随着集成电路技术及计算机技术的应用，基于dmx512协议、dali协议、归零码协议等的led控制方法在led装饰照明领域获得较广泛的应用，实现了led控制系统的数字化，提高了led控制系统的灵活度。

dmx512协议由美国剧场协会最早制定于1985年，物理层的设计采用rs-485收发器，总线用一对双绞线实现调光台与调光器连接。rs-485采用平衡发送和差分接收，接收灵敏度高，而且抗干扰的能力强，信号传输距离可达千米。dmx512协议采用数字技术对实现调光设备的亮度调节，协议对灯光控制台信息的数据格式以及物理层都做了严格的规定，给灯光控制提供了一个标准接口。由于dmx512协议具有广泛的适用性，很快被全世界的制造商和用户采用，几乎所有的灯光控制台和受控设备都兼容了dmx512协议标准。

dmx512协议数据包包括帧起始或结束(88us)、帧起始标志位(8us)、起始字节(11bits数据)，以及后续数据。dmx512协议规定，起始字节组成为：1个起始标志位(“0”)+8个字节数据位(8个“0”)+2个结束标志位(2个“1”)。通常dmx512解码时，为了自适应码率的变化，都在解码电路中通过内置时钟振荡器(周期为t)，通过对起始字节的9个bits“0”计数，9个bit“0”的计数时间为t9bits，再通过除法运算得到每个bit的时间宽度，并用这个时间宽度对后续数据包采样解码。

在硬件电路中，除法电路实现起来硬件消耗大，成本高。

技术实现要素：

针对现有技术的不足，本发明提供了一种用于dmx512解码的九进制计数电路，减小硬件消耗，降低成本。

一种用于dmx512解码的九进制计数电路，其特征在于，包括：

4位余数触发器，用于记录九进制计数电路的余数；

1位进位触发器，用作九进制进位标志；

4位全加器电路，用于在外部时钟驱动下进行计数，并且将运算结果赋值给4位余数触发器的触发端。

作为优选，所述4位余数触发器触发器为d触发器。

作为优选，所述1位进位触发器为d触发器。

所述d触发器为时序电路的基本电路，输出端包括正向输出端和反向输出端，反向输出端逻辑值等于正向输出端逻辑值取反；当同步复位端为有效电平时正向输出端为逻辑0，当时钟信号输入端为有效边沿且同步复位端都为无效电平时正向输出端逻辑值等于触发端逻辑值，否则输出端逻辑值不变。

所述d触发器可以为上升沿触发，也可以为下降沿触发，根据需求选择。

作为优选，所述d触发器为上升沿触发，同步复位端有效电平为高电平。

所述4位余数触发器的时钟信号输入端并联连接到外部时钟；所述4位余数触发器的触发端依次从低到高连接到4位全加器的输出端；所述4为余数触发器的同步复位端连接到由外部复位信号和所述1位进位触发器输出信号或运算后的输出信号。

所述1位进位触发器的时钟输入端并联连接到外部时钟；所述1位进位触发器的触发端连接到由低3位余数触发器输出端经过与运算后的输出端；所述1位进位触发器的同步复位端连接到外部复位信号，所述的低3位余数触发器输出端是由4位余数触发器中的低3位的输出，即不包括最高位。

所述4位全加器电路的a组输入端从低到高连接常数“0001”，b组输入端从低到高连接所述4位余数触发器的正向输出端。所述4位全加器电路在外部时钟驱动下，进行递增运算。所述a组输入和b组输入中的各位也具有相应的高低位。

在本发明中，所述外部复位信号为高电平有效，当所述外部复位信号为高电平时，所述4位余数触发器的输出值为“0000”，所述1位进位触发器的输出为“0”。

在所述外部复位信号为低电平，在外部时钟的第一次上升沿到来后，所述4位全加器完成由a组输入端“0001”与b组输入端“0000”的加法运算，并赋值到所述4位余数触发器，所述四位余数触发器的输出为“0001”，所述1位进位触发器的输出为“0”。

在所述外部复位信号为低电平，在外部时钟的第二次上升沿到来后，所述4位全加器完成由a组输入端“0001”与b组输入端“0001”的加法运算，并赋值到所述4位余数触发器，所述四位余数触发器的输出为“0010”，所述1位进位触发器的输出为“0”。

在所述外部复位信号为低电平，在外部时钟的第三次上升沿到来后，所述4位全加器完成由a组输入端“0001”与b组输入端“0010”的加法运算，并赋值到所述4位余数触发器，所述四位余数触发器的输出为“0011”，所述1位进位触发器的输出为“0”。

在所述外部复位信号为低电平，在外部时钟的第四次上升沿到来后，所述4位全加器完成由a组输入端“0001”与b组输入端“0011”的加法运算，并赋值到所述4位余数触发器，所述四位余数触发器的输出为“0100”，所述1位进位触发器的输出为“0”。

在所述外部复位信号为低电平，在外部时钟的第五次上升沿到来后，所述4位全加器完成由a组输入端“0001”与b组输入端“0100”的加法运算，并赋值到所述4位余数触发器，所述四位余数触发器的输出为“0101”，所述1位进位触发器的输出为“0”。

在所述外部复位信号为低电平，在外部时钟的第六次上升沿到来后，所述4位全加器完成由a组输入端“0001”与b组输入端“0101”的加法运算，并赋值到所述4位余数触发器，所述四位余数触发器的输出为“0110”，所述1位进位触发器的输出为“0”。

在所述外部复位信号为低电平，在外部时钟的第七次上升沿到来后，所述4位全加器完成由a组输入端“0001”与b组输入端“0110”的加法运算，并赋值到所述4位余数触发器，所述四位余数触发器的输出为“0111”，所述1位进位触发器的输出为“0”。

在所述外部复位信号为低电平，在外部时钟的第八次上升沿到来后，所述4位全加器完成由a组输入端“0001”与b组输入端“0111”的加法运算，并赋值到所述4位余数触发器，所述四位余数触发器的输出为“1000”，所述1位进位触发器的输出为“1”。

在所述外部复位信号为低电平，在外部时钟的第九次上升沿到来后，所述四位余数触发器的同步复位信号为高电平，所述四位余数触发器的输出为“0000”所述1位进位触发器的输出为“0”，也就是本发明的九进制计数电路从新开始计。

本发明实现了由4位余数触发器、1位进位触发器和4位全加器电路构成的九进制电路，省掉了复杂的除法取余电路，实现起来硬件消耗小，降低了成本。

附图说明

图1为实施例的dmx512解码的九进制计数电路框图；

图2为实施例的边沿信号计数装置的时序图。

具体实施方式

下面将结合附图和具体实施例对本发明进一步详细描述。

如图1所示，本实施例的用于dmx512解码的九进制计数电路，包括：

4位余数触发器，用于记录九进制计数电路的余数；

1位进位触发器，用作九进制进位标志；

4位全加器电路，用于在外部时钟驱动下进行计数，并且将运算结果赋值给4位余数触发器的触发端。

4位余数触发器触发器为d触发器，1位进位触发器为d触发器，d触发器为上升沿触发，同步复位端有效电平为高电平。

4位余数触发器从低到高分别为r0、r1、r2、r3，4位余数触发器触发器的时钟输入端ck0、ck1、ck2、ck3并联在外部时钟；4位余数触发器触发器的复位端rd0、rd1、rd2、rd3并联连接在或门or1的输出端；4位余数触发器触发器的触发端d0、d1、d2、d3分别连接在4位全加器的输出端；4位余数触发器的正向输出端q0、q1、q2、q3分别连接在4为全加器的b组输入端b0、b1、b2、b3；4为余数触发器的四位输出q0、q1、q2、q3分别作为本发明的九进制计数电路的余数输出端。

4位全加器电路的a组输入端a0、a1、a2、a3分别接“1”、“0”、“0”、“0”。

1位进位触发器c1的时钟端ck4并联连接在外部时钟，复位端r4连接在外部复位信号，触发端连接在三输入与门and1的输出端，输出端q4作为九进制的进位输出。

1位进位触发器的输出端和外部复位信号作为二输入或门or1的输入，二输入或门or1的输出连接到4位余数触发器触发器的复位端rd0、rd1、rd2、rd3。

本实施例用于dmx512解码的九进制计数电路的时序波形如图2所示：

外部复位信号为高电平时，4位余数触发器从高到低r3、r2、r1、r0的输出值为“0000”，1位进位触发器c1的输出为“0”；

外部复位信号为低电平，在外部时钟第一次上升沿到来后，4位全加器完成由a组输入端“0001”与b组输入端“0000”的加法运算，并赋值到4位余数触发器r3、r2、r1、r0，四位余数触发器r3、r2、r1、r0的输出为“0001”，1位进位触发器c1的输出为“0”。

外部复位信号为低电平，在外部时钟的第二次上升沿到来后，4位全加器完成由a组输入端“0001”与b组输入端“0001”的加法运算，并赋值到4位余数触发器r3、r2、r1、r0，四位余数触发器r3、r2、r1、r0的输出为“0010”，1位进位触发器c1的输出为“0”。

外部复位信号为低电平，在外部时钟的第三次上升沿到来后，4位全加器完成由a组输入端“0001”与b组输入端“0010”的加法运算，并赋值到4位余数触发器r3、r2、r1、r0，四位余数触发器r3、r2、r1、r0的输出为“0011”，1位进位触发器c1的输出为“0”。

外部复位信号为低电平，在外部时钟的第四次上升沿到来后，4位全加器完成由a组输入端“0001”与b组输入端“0011”的加法运算，并赋值到4位余数触发器r3、r2、r1、r0，四位余数触发器的输出为“0100”，1位进位触发器c1的输出为“0”。

外部复位信号为低电平，在外部时钟的第五次上升沿到来后，4位全加器完成由a组输入端“0001”与b组输入端“0100”的加法运算，并赋值到4位余数触发器r3、r2、r1、r0，四位余数触发器r3、r2、r1、r0的输出为“0101”，1位进位触发器c1的输出为“0”。

外部复位信号为低电平，在外部时钟的第六次上升沿到来后，4位全加器完成由a组输入端“0001”与b组输入端“0101”的加法运算，并赋值到4位余数触发器r3、r2、r1、r0，四位余数触发器r3、r2、r1、r0的输出为“0110”，1位进位触发器c0的输出为“0”。

外部复位信号为低电平，在外部时钟的第七次上升沿到来后，4位全加器完成由a组输入端“0001”与b组输入端“0110”的加法运算，并赋值到所述4位余数触发器，四位余数触发器r3、r2、r1、r0的输出为“0111”，1位进位触发器c1的输出为“0”。

外部复位信号为低电平，在外部时钟的第八次上升沿到来后，所述4位全加器完成由a组输入端“0001”与b组输入端“0111”的加法运算，并赋值到4位余数触发器r3、r2、r1、r0，四位余数触发器r3、r2、r1、r0的输出为“1000”，1位进位触发器c1的输出为“1”。

外部复位信号为低电平，在外部时钟的第九次上升沿到来后，四位余数触发器r3、r2、r1、r0的同步复位信号为高电平，四位余数触发器r3、r2、r1、r0的输出为“0000”所述1位进位触发器的输出为“0”，也就是本发明的九进制计数电路从新开始计。

以上仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。