一种基于FPGA的数字调谐跳频滤波器的驱动电路的制作方法

本实用新型属于电子通信技术领域，涉及一种广泛运用于大功率腔体滤波器以及其他数字跳频滤波器调谐的驱动电路，特别涉及一种基于FPGA的数字调谐跳频滤波器的驱动电路。该驱动电路可应用于微波通信、卫星通信、航空航天等多个领域。

背景技术：

随着通讯技术的发展，对通信机的抗干扰能力、抗截获能力等技术提出了更高的要求。数字调谐跳频滤波器是针对新一代的军用通信设备、航空航天的通信机以及工业级民用电台的关键部件而研制的一种高抗干扰性、高抗截获、抗搜索的新的扩频技术。然而随着科学技术的发展和国防建设的不断提高，现有的通信设备体积和质量过大、功耗较大、调谐速度慢、在高温高压、低温低压以及高强度震动的条件下性能不够稳定，所以小型高性能数字调谐跳频滤波器的发展有着至关重要的意义，在数字调谐跳频滤波器组件中驱动电路是至关重要的一部分，每一分路控制着一个PIN开关二极管，也就是控制着一个射频通道。所以驱动电路的优化、以及布线工艺的完善能够提高调谐速功耗、降低插损、驻波等性能指标有着密切的关系而且在高温高压、低温低压下的性能也能更加稳定。

技术实现要素：

本实用新型的目的是提供一种基于FPGA的数字调谐跳频滤波器的驱动电路，提高数字调谐滤波器的调谐速度，降低功耗大，减少插损。

为实现上述目的，本实用新型所采用的技术方案是：一种基于FPGA的数字调谐跳频滤波器的驱动电路，包括稳压电路和核心控制单元，核心控制单元分别与第二集成运放电路和三路第一集成运放电路相连接，第一集成运放电路与四路高压驱动电路相连接，第二集成运放电路与两路高压驱动电路相连接，高压驱动电路和微波PIN开关相连接；稳压电路分别与核心控制单元、四路集成运放电路和十四路高压驱动电路相连接。

本实用新型驱动电路解决了腔体滤波器的体积以及极端环境下的低可靠性等技术难题，加快了谐振速率约为6μs，同时也大大降低了插损（数字控制部分对射频部分的影响）。

附图说明

图1是本实用新型驱动电路的结构示意图。

图2是本实用新型驱动电路中核心控制单元的示意图。

图3是本实用新型驱动电路中集成运放电路示意图。

图4是本实用新型驱动电路中高压驱动电路的示意图。

图5是本实用新型驱动电路中稳压电路的原理图。

图1中：1.接口电路，2.核心控制单元，3.第一集成运放电路，4.稳压电路，5.高压驱动电路，6.微波PIN开关，7.第二集成运放电路。

具体实施方式

下面结合附图和具体实施对本实用新型做进一步说明。

如图1所示，本实用新型驱动电路，包括稳压电路4和核心控制单元2，核心控制单元2分别与第二集成运放电路7和三路第一集成运放电路3相连接，第一集成运放电路3与四路高压驱动电路5相连接，第二集成运放电路7与两路高压驱动电路5相连接，一路高压驱动电路5和一路微波PIN开关6相连接，核心控制单元2与接口电路1相连接。

稳压电路4分别与核心控制单元2、四路集成运放电路和十四路高压驱动电路5相连接。

如图2所示，本实用新型驱动电路中的核心控制单元2，包括第一芯片U1，第一芯片U1为FPGA控制芯片；第一芯片U1的第30脚接第一电阻R1的一端，第一电阻R1的另一端和第一二极管D1的负极分别接第一滤波器F1的第3脚，第一滤波器F1的第1脚接口电路1的P16接口；第一芯片U1的第34脚接第三电阻R3的一端，第三电阻R3的另一端和第二二极管D2的负极均接第二滤波器F2的第3脚，第二滤波器F2的第1脚接接口电路1的P17接口；第一芯片U1的第37脚接第四电阻R4的一端，第四电阻R4的另一端和第三二极管D3的负极均接第三滤波器F3的第3脚，第三滤波器F3的第1脚接接口电路1的P15接口；第一芯片U1的第37脚接第四电阻R4的一端，第四电阻R4的另一端和第四二极管D4的负极均接第四滤波器F4的第3脚，第四滤波器F4的第1脚接接口电路1中的P13接口；第一芯片U1的第42脚接第六电阻R6的一端，第六电阻R6的另一端和第五二极管D5的负极均接第五滤波器F5的第3脚，第五滤波器F5的第1脚接接口电路1中的P14接口；第一芯片U1的第46脚接第七电阻R7的一端，第七电阻R7的另一端和第六二极管D6的负极均接第六滤波器F6的第3脚，第六滤波器F6的第1脚接接口电路1中的P12接口；第一芯片U1的第49脚接第八电阻R8的一端，第八电阻R8的另一端和第七二极管D7的负极均接第七滤波器F7的第3脚，第七滤波器F7的第1脚接接口电路1中的P11接口；第一芯片U1的第50脚接第二十电阻R20的一端，第二十电阻R20的另一端和第八二极管D8的负极均接第八滤波器F8的第3脚，第八滤波器F8的第1脚接接口电路1中的P10接口；第一滤波器F1的第2脚、第二滤波器F2的第2脚、第三滤波器F3的第2脚、第四滤波器F4的第2脚、第五滤波器F5的第2脚、第六滤波器F6的第2脚、第七滤波器F7的第2脚和第八滤波器F8的第2脚均接地；第一二极管D1的正极、第二二极管D2的正极、第三二极管D3的正极、第四二极管D4的正极、第五二极管D5的正极、第六二极管D6的正极、第七二极管D7的正极和第八二极管D8的正极均接地。第一芯片U1的第33脚接第二电阻R2的一端，第二电阻R2的另一端接集成运放电路，第一芯片U1的第35脚分别接第二十二电阻R22的一端和第二十三电阻R23的一端，第二十二电阻R22的另一端接集成运放电路，第一芯片U1的第5脚、第57脚、第98脚、第26脚、第38脚、第31脚、第88脚和第一电容C1的一端均接+3.3V电源，第一电容C1的另一端接地；第一芯片U1的第59脚接第二十一电阻R21的一端，第二十一电阻R21的另一端接集成运放电路，第一芯片U1的第76脚接第十九电阻R19的一端，第十九电阻R19的另一端接集成运放电路，第一芯片U1的第77脚接第十八电阻R18的一端，第十八电阻R18的另一端接集成运放电路，第一芯片U1的第79脚接第十七电阻R17的一端，第十七电阻R17的另一端接集成运放电路，第一芯片U1的第80脚接第十六电阻R16的一端，第十六电阻R16的另一端接集成运放电路，第一芯片U1的第82脚接第十五电阻R15的一端，第十五电阻R15的一端另一端接集成运放电路，第一芯片U1的第86脚接第十四电阻R14的一端，第十四电阻R14的一端另一端接集成运放电路，第一芯片U1的第89脚接第十三电阻R13的一端，第十三电阻R13的另一端接集成运放电路，第一芯片U1的第91脚接第十二电阻R12的一端，第十二电阻R12的另一端接集成运放电路，第一芯片U1的第93脚接第十一电阻R11的一端，第十一电阻R11的一端另一端接集成运放电路，第一芯片U1的第94脚接第十电阻R10的一端，第十电阻R10的一端另一端接集成运放电路，第二电容C2的一端、第三电容C3的一端、第四电容C4的一端、第五电容C5的一端、第六电容C6的一端、第七电容C7的一端和第八电容C8的一端均接+3.3V电源，第二电容C2的另一端、第三电容C3的另一端、第四电容C4的另一端、第五电容C5的另一端、第六电容C6的另一端、第七电容C7的另一端和第八电容C8的另一端均接信号层接地；通信接口J1的第6脚和第九电容C9的一端信号接地，通信接口J1的第5脚和第九电容C9的另一端均接+3.3V电源；通信接口J1的第4脚、第3脚、第2脚和第1脚分别接第一芯片U1的第48脚、第83脚、第45脚和第47脚。

FPGA控制芯片的低功耗、运行速度快以及高可靠性大大提高了滤波器的调谐速度，降低了系统的功耗。

上位机的控制接口采用八位数据总线，每个端口串接一个具有滤波作用的电容，过滤掉接口的电磁干扰，并且每一路并接一个反向二极管对接口电路1起保护作用，避免电流过大。

第一集成运放电路3的结构和第二集成运放电路7的结构完全相同。下面以第一集成运放电路3为例进行说明，第一集成运放电路3由四路低功耗运算放大器电路集成，每个低功耗运算放大器电路输入级的反相端均接1.7V电压，每个低功耗运算放大器电路输入级的同相端均与FPGA控制芯片的I/O口相连，每个低功耗运算放大器电路的输出端与高压驱动电路5的输入端相连。

如图3所示，本实用新型驱动电路中的集成运放电路，包括第二芯片U2，第二芯片U2采用集成四路运算放大器MC33174；第二芯片U2的第1脚为输出端接第二十四电阻R24的一端，第二十四电阻R24的另一端接第二路高压驱动电路5，第二芯片U2的第2脚、第6脚、第9脚和第13脚接+1.7V电源，第二芯片U2的第4脚接+5V电源，第二芯片U2的第11脚接-5V电源，第二芯片U2的第3脚接第二十二电阻R22的另一端、第十九电阻R19的另一端、第十八电阻R18的另一端、第十七电阻R17的另一端、第十六电阻R16的另一端、第十五电阻R15的另一端、第十四电阻R14的另一端、第十三电阻R13的另一端、第十二电阻R12的另一端、第十一电阻R11的另一端、第十电阻R10的另一端和第二十五电阻R25的一端，第二十五电阻R25的另一端接第二十一电阻R21的另一端，第二芯片U2的第5脚接第二十六电阻R26的一端，第二芯片U2的第10脚接第二十九电阻R29的一端，第二十六电阻R26的另一端接第二十三电阻R23另一端，第二十九电阻R29的另一端接第五电阻R5的另一端，第二芯片U2的第7脚为运算放大器的输出端接第二十七电阻R27的一端，第二芯片U2的第8脚也为输出端接第二十八电阻R28的一端，第二十七电阻R27的另一端接第四路高压驱动电路5，第二十八电阻R28的另一端接第一路高压驱动电路5，第二芯片U2的第12脚接第三十电阻R30的一端，第三十电阻R30的另一端接第二电阻R2的另一端，第二芯片U2的第14脚接第三十一电阻R31的一端，第三十一电阻R31的另一端接第三路高压驱动电路5。

如图4所示，本实用新型驱动电路中的高压驱动电路5，包括第一场效应管Q1、第二场效应管Q2和第三场效应管Q3，第一场效应管Q1、第二场效应管Q2和第三场效应管Q3均为N沟道增强型场效应管。第一场效应管Q1的栅极分别接第三十六电阻R36的一端和第九二极管D9的负极，第九二极管D9为肖特基二极管，第三十六电阻R36的另一端分别接第三十五电阻R35的一端、第三十四电阻R34的一端和第二场效应管Q2的漏极，第一场效应管Q1的漏极分别接第三十二电阻R32的一端和第三十三电阻R33的一端，第三十二电阻R32的另一端、第三十三电阻R33的另一端、第三十五电阻R35的另一端和第三十四电阻R34的另一端均接+400V电源；第一场效应管Q1的源极分别接第三十九电阻R39的一端、第九二极管D9的正极和第三场效应管Q3的漏极，第三十九电阻R39的另一端和第十电容C10的一端接微波PIN开关6，第十电容C10的另一端电源接地；第三场效应管Q3的源极、第二场效应管Q3的源极和第三十六电阻R36的一端均接-5V电源；第三场效应管Q3的栅极分别接第十二极管D10的正极和第三十八电阻R38的一端，第十二极管D10为肖特基二极管；第二场效应管Q3的栅极和第三十六电阻R36的另一端接第三十七电阻R37的一端，第三十七电阻R37的另一端、第十二极管D10的负极、第三十八电阻R38的另一端和第九电容C9的一端相交于第一接点，该第一接点接图3所示的集成运放电路中第二十八电阻R28的另一端，第九电容C9的另一端接地。

与同一路集成运放电路相连接的四路高压驱动电路5中的第一接点分别接该集成运放电路中第二十八电阻R28的另一端、第二十四电阻R24的另一端、第二十七电阻R27的另一端和第三十一电阻R31的另一端。

高压驱动电路5为低压5V控制高压400V的控制电路。

图5所示的稳压电路包括+3.3V的稳压模块、+5V、-5V的稳压模块、+400V稳压电路、+1.7V的分压电路，在充分满足系统供电要求的同时滤出电磁干扰，提供稳定的电压。

本实用新型驱动电路中的核心控制单元2、集成运放电路3和高压驱动电路5需要+5V、-5V、+400V电压，在射频电路中无论是数字部分还是射频部分都必须考虑外界的干扰，所以在稳压电路4的电压输入端并接电容来抑制杂波。如图5所示，第十一电容C11、第十二电容C12和第一电感L1组成的第一π型滤波器、第十三电容C13和第十四电容C14组成的电容滤波器、第十五电容C15、第十六电容C16和第二电感L2组成的第二π型滤波器都是滤除电网带来的高频杂波脉冲，减小杂波电子电路的干扰，同时也抑制了本电路工作杂波对电网的污染。串接的电感用于阻断电源中的交流分量。通过+5V电压接一个快速瞬态稳压器U3将+5电压变为FPGA控制芯片所需要的+3.3V电压，用一个稳压器的目的是在进行电压匹配的同时降低噪声以及在高温和低温下仍能够提供稳定的电压。+3.3V的电压经过简单的电阻分压原理变为+1.7V电压。

为了提高频带利用的效率，本实用新型驱动电路中采用14路微波PIN控制开关，上面描述14路通道分别控制谐振腔的上的PIN阵列，即14种权位，即有种的组合参数控制着腔体（整个滤波器是一个机械腔体结构加电子电路构成的）上的的谐振电容网络。

本实用新型驱动电路解决了在现有的数字调谐跳频滤波器中的驱动电路在极端环境下可靠性低以及体积较大等问题。

下面以四腔滤波器为例说明本驱动电路的应用：

如图1所示，整个驱动电路由FPGA控制芯片控制14路开关电路，FPGA控制芯片的输出端B1、B2...B14与集成运放电路3相连，然后接入高压驱动电路5输入端A1、A2...A14。图4所示的A1端口为输入端，高压驱动电路5共有14路输入端，分别为A1、A2...A14，最后连接PIN开关阵列，对腔体的谐振电容网络进行控制。四腔滤波器有四个谐振腔，每一个腔对应着这14路高低压控制电路，那么14路高低压控制电路的每一路又分四路来对每一个腔体的谐振电容进行匹配，所以共有14×4个PIN阵列。

图2中的P10、P11...P13为PC的接口，它们和FPGA控制芯片的输入端相连，分别为N0、N1...N7，各输入端串接的电阻起分压限流作用。PC与FPGA控制芯片采用串口通信协议对FPGA控制芯片发送指令控制FPGA控制芯片。考虑到接口电磁干扰PC，接口电路1中的接口P10、P11...P17分别串接滤波器滤除电磁干扰，从而提高整体的性能，然后在FPGA控制芯片的输入端N0、N1...N7分别并接一个二极管接地，当电压过高时二极管反向击穿，从而对芯片起保护作用。本实用新型实施例所采用的FPGA控制芯片的供电电压为3.3V，为了增加系统的稳定性和可靠性，稳压电路4提供的3.3V电压用第一电容C1对交流分量进行滤除，接入FPGA控制芯片的VccINT管脚与VccIO管脚（分别为第一芯片U1的第5脚、第57脚、第98脚、第26脚、第38脚、第51脚、第88脚），每个引脚并联第一电容C1对电磁干扰信号进行滤波，FPGA控制芯片的GND端全部接地。集成运放电路3采用的是低功四路耗集成运放，它将FPGA控制芯片引脚的低信号放大后去驱动负载。第二芯片U2的供电电压Vcc为+5V、Vee为-5V。具有高效的电平转换率和高带宽所以明显的降低调谐速率。

高压驱动电路5共有14路高压电路，每一路高压电路由3个场效应管和两个二极管以及7个电阻构成，每一路高压电路再分为4路分别和四个谐振腔的开关阵列相连。当放大器低输入低电平时则高压驱动电路输出高压400V则就可以导通高压二极管选通高Q的谐振电容进行匹配。当输入高电平时则高压驱动电路输出为低电压此时高压二极管处于截止状态则谐振电容未被选通。