电平转换电路的制作方法

本实用新型涉及集成电路设计技术领域，尤其涉及一种电平转换电路。

背景技术：

在现代集成电路系统中，为了获得高速，其核心逻辑（Core circuit）单元通常在1.0V电压等较低电压下工作，而其输入/输出（Intput/Output）单元基于稳定考虑，通常在3.3V、2.5V或1.8V等电压下工作。由于操作电压的不同，核心逻辑单元与输入/输出单元之间以及其他很多情况需设以电平转换电路，以使得电平绝对值较低的逻辑信号能转换成电平绝对值较高的逻辑信号，这种转换电路称为电平转换电路。

图1中给出了现有技术的电平转换电路，包括PMOS晶体管PG1和PG2，NMOS晶体管NG1和NG2，输入信号源INp和INn的高电平为核心逻辑单元的操作电压，此输入信号原INp和INn为一对相位相反的矩形波的调制脉冲信号，其高电压一般为1.9V~1.2V。电压源VDDM为输入/输出单元的操作电压，一般为2.5V~3.3V。以输入信号源INp的输入信号的高电平为1.2V，电压源VDDM电压为3.3V为例进行说明。

当输入信号INp为高电平时，NMOS晶体管NG1导通，NMOS晶体管NG2的栅极电压为低电平，NMOS晶体管NG2截止，此时，输出电压OUTn被下拉为低电平，PMOS晶体管PG2导通，输出端OUTp的电压成为VDDM电压， PMOS晶体管PG1截止。当输入信号INp为低电平时，NMOS晶体管NG1截止，NMOS晶体管NG2的栅极电压为高电平，NMOS晶体管NG2导通，此时，输出电压OUTp被下拉为低电平，PMOS晶体管PG1导通，输出端OUTn的电压成为VDDM， PMOS晶体管PG2截止。

现有技术中，NG1，NG2，PG1，PG2都是同一种器件类型，属于工作电压高、速度慢、工作在输出电源域的器件类型，并且电平转换电路中的NMOS晶体管NG1和NG2需要足够大的尺寸来保证各种电源、工艺、温度情况下都可以正常翻转，所以使得电平转换电路的面积较大。

技术实现要素：

本实用新型的目的在于提供一种电平转换电路，解决现有技术中电平转换电路面积大、翻转慢的技术问题。

为了解决上述技术问题，本实用新型提供一种电平转换电路，包括：

上拉电路，连接至第一正电源；

下拉电路，连接至第二正电源及公共负电源或地端，所述第二正电源提供相位相反的两个输入信号至所述下拉电路；

限压电路，连接于所述上拉电路与所述下拉电路之间，并连接一偏置电压；

其中，所述下拉电路采用工作电压低、速度快、工作在输入电源域的器件类型，提高电平转换能力，减少面积；所述限压电路和所述上拉电路采用工作电压高、速度慢、工作在输出电源域的器件类型。

可选的，所述上拉电路包括：

第一PMOS晶体管，其源极连接所述第一正电源，漏极连接第一节点，栅极连接第二节点；

第二PMOS晶体管，其源极连接所述第一正电源，漏极连接第二节点，栅极连接第一节点；

所述第一PMOS晶体管和所述第二PMOS晶体管为工作电压高、速度慢、工作在输出电源域的器件类型。

可选的，所述限压电路保证所述下拉电路器件的漏极电压小于等于所述偏置电压。

可选的，还包括偏置电压产生电路，所述偏置电压产生电路输出所述偏置电压至所述限压电路。

可选的，所述限压电路包括：

第一NMOS晶体管，其漏极连接第一节点，栅极连接所述偏置电压产生电路；

第二NMOS晶体管，其漏极连接第二节点，栅极连接所述偏置电压产生电路；

所述第一NMOS晶体管和所述第二NMOS晶体管为工作电压高、速度慢、工作在输出电源域的器件类型。

可选的，所述下拉电路包括：

第三NMOS晶体管，其漏极连接所述第一NMOS晶体管的源极，源极连接公共负电源或地端，栅极连接一个输入信号；

第四NMOS晶体管，其漏极连接所述第二NMOS晶体管的源极，源极连接公共负电源或地端，栅极连接另一个输入信号；

所述第三NMOS晶体管和所述第四NMOS晶体管为工作电压低、速度快、工作在输入电源域的器件类型。

相应的，本实用新型另一方面还提供一种电平转换电路，包括：

下拉电路，连接至第一负电源；

上拉电路，连接至第二负电源及公共正电源或地端，所述第二负电源提供相位相反的两个输入信号至所述上拉电路；

限压电路，连接于所述上拉电路与所述下拉电路之间，并连接一偏置电压；

其中，所述上拉电路构采用工作电压低、速度快、工作在输入电源域的器件类型，提高电平转换能力，减少面积；所述限压电路和所述下拉电路采用工作电压高、速度慢、工作在输出电源域的器件类型。

可选的，所述下拉电路包括：

第一NMOS晶体管，其源极连接所述第一负电源，漏极连接第一节点，栅极连接第二节点；

第二NMOS晶体管，其源极连接所述第一负电源，漏极连接第二节点，栅极连接第一节点；

所述第一NMOS晶体管和所述第二NMOS晶体管为工作电压高、速度慢、工作在输出电源域的器件类型。

可选的，所述限压电路保证所述上拉电路器件的漏极电压大于等于所述偏置电压。

可选的，还包括偏置电压产生电路，所述偏置电压产生电路输出所述偏置电压至所述限压电路。

可选的，所述限压电路包括：

第一PMOS晶体管，其漏极连接第一节点，栅极连接所述偏置电压产生电路；

第二PMOS晶体管，其漏极连接第二节点，栅极连接所述偏置电压产生电路；

所述第一PMOS晶体管和所述第二PMOS晶体管为工作电压高、速度慢、工作在输出电源域的器件类型。

可选的，所述上拉电路包括：

第三PMOS晶体管，其漏极连接所述第一PMOS晶体管的源极，源极连接公共正电源或地端，栅极连接一个输入信号；

第四PMOS晶体管，其漏极连接所述第二PMOS晶体管的源极，源极连接公共正电源或地端，栅极连接另一个输入信号；

所述第三PMOS晶体管和所述第四PMOS晶体管为工作电压低、速度快、工作在输入电源域的器件类型。

相对于现有技术，本实用新型的电平转换电路、集成电路具有以下有益效果：

1）电平转换电路中，下拉电路或上拉电路中采用低电压晶体管，低电压晶体管的能力强、面积小、速度快，且限压电路能够保证下拉电路或上拉电路的工作电压域为低电压，从而能够提高电平转换电路的性能。

2）集成电路中采用多个电平转换电路及一个偏置电压产生电路，偏置电压产生电路为各个电平转换电路中的限压电路提供低电压的偏置电压，且多个电平转换电路共用一个偏置电压产生电路，从而能节省整个芯片的面积。

附图说明

图1为现有技术中电平转换电路的示意图；

图2为本实用新型中电平转换电路的示意图；

图3为本实用新型实施例一中电平转换电路的示意图；

图4为本实用新型实施例二中电平转换电路的示意图。

具体实施方式

在下面的描述中阐述了很多具体细节以便于充分理解本实用新型。但是本实用新型能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似推广，因此本实用新型不受下面公开的具体实施的限制。

其次，本实用新型利用示意图进行详细描述，在详述本实用新型实施例时，为便于说明，所述示意图只是实例，其在此不应限制本实用新型保护的范围。

为使本实用新型的上述目的、特征和优点能够更为明显易懂，以下结合附图对本实用新型的电平转换电路进行详细描述。

实施例一

参考图2中所示，本实用新型提供的电平转换电路包括上拉电路10、下拉电路20、限压电路30以及偏置电压产生电路40。

参考图3所示，所述上拉电路10连接至第一正电源VDDM，用于将电路中的电压上拉至第一正电源VDDM的电压，具体的，所述上拉电路10包括第一PMOS晶体管PMV1和第二PMOS晶体管PMV2，第一PMOS晶体管PMV1的源极连接所述第一正电源VDDM，漏极连接第一节点S1（输出端OUTn），栅极连接第二节点S2（输出端OUTp），第二PMOS晶体管PMV2的源极连接所述第一正电源VDDM，漏极连接第二节点S2，栅极连接第一节点S1。其中，所述第一正电源VDDM的电压为2.8V~5V，从而上拉电路10采用工作电压高、速度慢、工作在输输出电源域的器件类型，即工作在第一正电源VDDM到公共负电源或地端GND之间电平区间，以耐受第一正电源VDDM的电压，从而输出端OUTn和OUTp高电平的电压为2.8V~5V，为输入/输出单元（I/O单元）提供电压。

所述限压电路30连接于所述上拉电路10与所述下拉电路20之间，通过偏置电压产生电路40向所述限压电路30提供低电压的偏置电压Vbias，用于将下拉电路20的工作电压域控制在公共负电源到Vbias的范围内。具体的，所述限压电路30包括第一NMOS晶体管NMV1和第二NMOS晶体管NMV2，第一NMOS晶体管NMV1的漏极连接第一节点S1，栅极连接所述偏置电压产生电路40输出的偏置电压Vbias，第二NMOS晶体管NMV2的漏极连接第二节点S2，栅极连接所述偏置电压产生电路40输出的偏置电压Vbias。所述限压电路30为工作电压高、速度慢、工作在输出电源域的器件类型，能够耐受第一正电源VDDM的电压，并且所述偏置电压Vbias的电压为1.2V~1.5V，使得第一NMOS晶体管NMV1的源极和第二NMOS晶体管NMV2的漏极的电压不超过1.2V~1.5V。

所述下拉电路20连接至公共负电源或地端及第二正电源VDDL，本实施例中以连接地端GND为例进行说明，下拉电路20用于将电路中的电位下拉至GND，下拉电路20与核心逻辑单元的工作电压相同，例如为1.2V~1.5V，则所述第二正电源VDDL的电压为1.2V~1.5V，从而下拉电路20采用工作电压低、速度快、工作在输入电源域的器件类型，即工作在第二负电源VDDL到公共负电源或地端GND的电平区间。具体的，所述下拉电路包括第三NMOS晶体管NLV3和第四NMOS晶体管NLV4，所述第三NMOS晶体管NLV3的漏极连接第一NMOS晶体管NMV1的源极，源极连接地端GND，栅极连接输入信号INp，第四NMOS晶体管NLV4的漏极连接第二NMOS晶体管NMV2的源极，源极连接地端GND，栅极连接输入信号INn。其中，所述输入信号INp和输入信号INn为第二正电源VDDL提供的一对相位相反的电压信号，所述第一输入信号INp和第二输入信号INn的电压域为从公共负电源到第二正电源VDDL的电压域。

本实施例中，限压电路使得下拉电路器件的漏极电压小于等于偏置电压，具体的，所述第一NMOS晶体管NMV1和第二NMOS晶体管NMV2为中压晶体管，其电压域为从GND到VDDM，使得第一节点S1和第二节点S2能够耐受高压，而偏置电压Vbias的电压可选为VDDL，使得第三NMOS晶体管NLV3和第四NMOS晶体管NLV4的漏极电压不超过VDDL，第三NMOS晶体管NLV3和第四NMOS晶体管NLV4为低压晶体管，低压晶体管的性能强于中压管，且面积更小，从而低压的下拉电路减小了电平转换电路的面积，提高了电平转换电路的性能。

此外，需要说明的是，集成电路通常包括多个电平转换电路，并且，各个电平转换电路共用同一个偏置电压产生电路，即偏置电压产生电路为各个电平转换电路中的限压电路提供低电压的偏置电压，使得电平转换电路的面积小，从而能节省整个集成电路的面积。

实施例二

参考图2和4所示，本实用新型提供的电平转换电路包括上拉电路10、下拉电路20、限压电路30以及偏置电压产生电路40。与实施例一中不同的是，本实施例中的电平转换电路为负压电平转换电路。

所述下拉电路20连接第一负电源VSSM，用于将电路中的电压下拉至第一负电源VSSM的电压值。第一负电源VSSM的电压为-5V~-2.8V，从而所述下拉电路20采用工作电压高、速度慢、工作在输出电源域的器件类型，即工作在第一负电源VSSM到公共正电源GND的电平区间。具体的，下拉电路20包括第一NMOS晶体管NVM1和第二NMOS晶体管NVM2。第一NMOS晶体管NVM1的源极连接所述第一负电源VSSM，漏极连接第一节点S1，栅极连接第二节点S2，第二NMOS晶体管NVM2的源极连接所述第一负电源VSSM，漏极连接第二节点S2，栅极连接第一节点S1。

所述限压电路30连接于上拉电路10和下拉电路20之间，通过偏置电压产生电路40向所述限压电路20提供低电压的偏置电压Vbias，所述限压电路保证所述上拉电路器件的漏极电压大于等于所述偏置电压。本实施例中，限压电路30采用工作电压高、速度慢、工作在输出电源域的器件类型，所述限压电路30能够耐受第一负电源VSSM的电压。具体的，限压电路30包括第一PMOS晶体管PMV1和第二PMOS晶体管PMV2，第一PMOS晶体管PMV1的漏极连接第一节点S1，栅极连接所述偏置电压产生电路40，第二PMOS晶体管PMV2的漏极连接第二节点S2，栅极连接所述偏置电压产生电路40。此外，所述偏置电压Vbias的电压域为-1.5V~-1.2V，使得第一PMOS晶体管PMV1的源极和第二PMOS晶体管PMV2的漏极电压不低于-1.2V~-1.5V。

所述上拉电路10连接至第二负电源VSSL和公共正电源或地端，本实施例中，以地端GND为例进行说明，上拉电压与核心单元连接，与核心单元的电压域相同，所述第二负电源VSSL的电压为-1.2V~-1.5V，第二负电源VSSL提供相位相反的两个输入信号至上拉电路10，从而所述上拉电路10采用工作电压低、速度快、工作在输入电源域的器件类型，即工作在第二负电源VSSL到公共正电源或地端GND的电平器件。上拉电路10包括第三PMOS晶体管PLV3和第四PMOS晶体管PLV4，具体的，第三PMOS晶体管PLV3的漏极连接所述第一PMOS晶体管PMV1的源极，源极连接地端GND，栅极连接一个输入信号INp，第四PMOS晶体管PLV4的漏极连接所述第二PMOS晶体管PMV2的源极，源极连接地端GND，栅极连接另一个输入信号INn。

综上所述，本实用新型中，下拉电路或上拉电路中采用低电压晶体管，低电压晶体管的能力强、面积小，且限压电路能够保证下拉电路或上拉电路的电压域为低电压，从而能够提高电平转换电路的性能，节省面积。

本实用新型虽然已以较佳实施例公开如上，但其并不是用来限定本实用新型，任何本领域技术人员在不脱离本实用新型的精神和范围内，都可以利用上述揭示的方法和技术内容对本实用新型技术方案做出可能的变动和修改，因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本实用新型技术方案的保护范围。