一种多级噪声整形调制器的制作方法

本发明属于sigma-delta调制器领域，特别设计一种多级噪声整形调制器。

背景技术

sigma-delta调制器大量应用于射频通信系统的小数锁相环中，传统的sigma-delta调制器结构主要是多级噪声整形结构(mash结构)，易于设计，稳定性良好，但空闲音性能随输入变化而变化。近年来，随着对mash调制器的研究深入，改善mash调制器的方法也在不同的论文中有提及，很多研究都致力于通过注入随机抖动或者将输入控制在奇数范围内，使mash调制器的输出序列随机性增强，周期增大，从而改善空闲音性能。其中，注入随机抖动的方式需要额外增加随机信号发生器和多级数字滤波器，硬件的消耗大大增加。将输入控制在奇数范围，没有增加硬件消耗却限制了分频比的选择。

技术实现要素：

发明目的：本发明针对现有技术存在的问题，本发明的主要目的在于提供一种不仅可以增加调制器输出序列的随机性，降低了空闲音，从而减少了杂散，又能避免硬件消耗过多的多级噪声整形调制器。

技术方案：为实现上述目的，本发明提供了一种多级噪声整形调制器，包括四个一阶调制器、四个全加器和三组寄存器组，其中，第一输入信号进入一阶调制器m1的输入端，第二输入信号进入一阶调制器m2的输入端，一阶调制器m1的第一输出端与一阶调制器m2的第一输出端分别与全加器fa3的两个输入端连接；一阶调制器m1的第二输出端与一阶调制器m2的第二输出端分别与全加器fa5的两个输入端连接；全加器fa3的输出端与一阶调制器m3的输入端连接，一阶调制器m3的第一输出端与一阶调制器m4的输入端连接，一阶调制器m3的第二输出端通过第一寄存器组与全加器fa6的第一输入的连接；一阶调制器m4第一输出端通过第二寄存器组与全加器fa6的第二输入的连接；全加器fa6的输出端与全加器fa7第一输入端连接，全加器fa5的输出端通过第三寄存器组与全加器fa7的第二输入端连接，全加器fa7的输出端为总输出端。

其中，所述全加器fa3为16位全加器，全加器fa5、全加器fa6和全加器fa7均为9位全加器。

进一步，所述一阶调制器m1包括累加器c1，寄存器reg1和全加器fa1；第一输入信号端与累加器c1的第一输入端连接，累加器c1的进位输出端分别与全加器fa5的第一输入端和全加器fa1的第一输入端相连，累加器c1的求和输出端与寄存器reg1的输入端连接，累加器c1的第二输入端与寄存器reg1的输出端连接；全加器fa1的第二输入端与寄存器reg1的输出端相连，全加器fa1的输出端与全加器fa3的第一输入端连接。

进一步，所述一阶调制器m2包括累加器c2，寄存器reg2和全加器fa2；第二输入信号端与累加器c2的第一输入端连接，累加器c2的进位输出端分别与全加器fa5的第二输入端和全加器fa2的第一输入端相连，累加器c2的求和输出端与寄存器reg2的输入端连接，累加器c2的第二输入端与寄存器reg2的输出端连接；全加器fa2的第二输入端与寄存器reg2的输出端相连，全加器fa2的输出端与全加器fa3的第二输入端连接。

进一步，所述一阶调制器m3括累加器c3，寄存器reg3和全加器fa4；一阶调制器m1和一阶调制器m2的输出端分别与全加器fa3的输入端连接，全加器fa3的输出端与累加器c3的第一输入端相连；累加器c3的进位输出端分别与全加器fa4的第一输入端和第一寄存器组的输入端连接，累加器c3的求和输出端通过寄存器reg3与全加器fa4的第二输入端相连；累加器c3的第二输入端与寄存器reg3的输出端连接；全加器fa4的输出端与一阶调制器m4的输入端连接。

进一步，所述一阶调制器m4括累加器c4和寄存器reg4；一阶调制器m3的输出端与累加器c4的第一输入端相连；累加器c4的求和输出端与寄存器reg4的输入端相连；累加器c4的第二输入端与寄存器reg4的输出端相连，累加器c3的进位输出端与第二寄存器组连接。

再者，全加器fa1、全加器fa2和全加器fa4均为16位全加器。

工作原理：本发明将两个一阶调制器并联在一起形成第一级量化器，在任意情况下，可以将小数输入分成两个不相等的奇数值从两个并联的一阶调制器中输入，都能达到输出序列周期增长的效果，其中，奇数输入可以加长输出序列周期。同时，第一级量化器采用并联的形式，第一级输出由两个量化器输出值相加得到，相当于加入了抖动，因此可以进一步增大调制器的输出序列周期，抑制输出功率谱密度的空闲音，从而抑制杂散。

有益效果：与现有技术相比，本发明具有以下优点：1、实现了任意输入下都能使调制器输出序列周期的最大化，减少杂散；2、硬件消耗较传统的注入随机抖动的方式明显减少。

附图说明

图1为本发的原理图；

图2为本发明的硬件电路原理图；

图3为16bit流水线超前进位累加器；

图4为本发明的输出噪声功率谱密度图。

具体实施方式

下面结合附图对本发明做更进一步的解释。

如图1所示，本发明提供了一种多级噪声整形调制器，包括四个一阶调制器、四个全加器和三组寄存器组，其中，第一输入信号进入一阶调制器m1的输入端，第二输入信号进入一阶调制器m2的输入端，一阶调制器m1的第一输出端与一阶调制器m2的第一输出端分别与全加器fa3的两个输入端连接；一阶调制器m1的第二输出端与一阶调制器m2的第二输出端分别与全加器fa5的两个输入端连接；全加器fa3的输出端与一阶调制器m3的输入端连接，一阶调制器m3的第一输出端与一阶调制器m4的输入端连接，一阶调制器m3的第二输出端通过第一寄存器组与全加器fa6的第一输入的连接；一阶调制器m4第一输出端通过第二寄存器组与全加器fa6的第二输入的连接；全加器fa6的输出端与全加器fa7第一输入端连接，全加器fa5的输出端通过第三寄存器组与全加器fa7的第二输入端连接，全加器fa7的输出端为总输出端。

如图2所示，具体的硬件电路，包括四个16bit流水线超前进位累加器c1～c4、十五个寄存器reg1～reg15、四个16bit全加器fa1～fa4、以及三个9bit全加器fa5～fa7。

输入x1[n]接累加器c1的第一输入端，累加器c1的进位输出端分别与全加器fa5的第一输入端和全加器fa1的第一输入端相连，累加器c1的求和输出端与寄存器reg1的输入端连接，累加器c1的第二输入端与寄存器reg1的输出端连接；输入x2[n]接累加器c2的第一输入端，累加器c2的进位输出端分别与全加器fa5的第二输入端和全加器fa2的第一输入端相连，累加器c2的求和输出端与寄存器reg2的输入端连接，累加器c2的第二输入端与寄存器reg2的输出端连接；全加器fa1的第二输入端与寄存器reg1的输出端相连，全加器fa1的输出端与全加器fa3第一输入端相连；全加器fa2的第二输入端与寄存器reg2的输出端相连，全加器fa2的输出端与全加器fa3第二输入端相连；全加器fa3的输出端与累加器c3的第一输入端相连；累加器c3的进位输出端与寄存器reg8的输入端相连，累加器c3的进位输出端与全加器fa4的第一输入端相连，累加器c3的求和输出端与寄存器reg3的输入端相连；全加器fa4的输出端与累加器c4的第一输入端相连；累加器c4的进位输出端与寄存器reg10的输入端相连，累加器c4的求和输出端与寄存器reg4的输入端相连；全加器fa5的输出端与寄存器reg5的输入端相连，寄存器reg5的输出端与寄存器reg6的输入端相连；寄存器reg6的输出端与寄存器reg7的输入端相连；寄存器reg8的输出端与寄存器reg9的输入端相连；寄存器reg10的输出端与寄存器reg13的输入端相连；寄存器reg9的输出端与寄存器reg12的输入端相连；寄存器reg7的输出端与寄存器reg11的输入端相连；寄存器reg13的输出端与寄存器reg14的输入端相连，寄存器reg13的输出端与全加器fa6的第一输入端相连；fa6的第二输入端与reg12的输出端相连，fa6的减数输入端与reg4的输出端相连，全加器fa6的输出端与全加器fa7的第一输入端相连，全加器fa6的输出端与寄存器reg15的输入端相连；全加器fa7的第二输入端与寄存器reg11的输出端相连，全加器fa7的减数输入端与寄存器reg15的输出端相连，全加器fa7的输出端作为调制器的总输出端口。

图2中的c1、fa1、reg1构成图1中的m1，图2中的c2、fa2、reg2构成图1中的m2，图2中的c3、fa4、reg3构成图1中的m3，图2中的c4、reg4构成图1中的m4。reg5～reg13对y1[n]+y2[n]、y3[n]、y4[n]进行缓存，保证时序的同步。reg14、reg15共同完成了图1中(1-z^-1)、(1-z^-1)²的功能。

图2中的四个16bit流水线超前进位累加器如图3所示，具体包括四个4bit全加器cla1～cla4及四个寄存器reg16～reg19。图3中，加数a、加数b、和s被分成a[n:n+k]、b[n:n+k]、s[n:n+k],a[n:n+k]、b[n:n+k]、s[n:n+k]分别表示为加数a、加数b、和s的第n+1到第n+k+1位，其中n≥0，15≥n+k，n和k都为整数。

a[0:3]和b[0:3]的输入到cla1，cla1的求和输出作为整体输输出的s[0:3]，cla1的进位输出端与reg16的输入端连接；a[4:7]和b[4:7]的输入到cla2，cla2的求和输出作为整体输入的s[4:7]，cla2的进位输出端与reg17的输入端连接；a[8:11]和b[8:11]的输入到cla3，cla3的求和输出作为整体输入的s[8:11]，cla3的进位输出端与reg18的输入端连接；a[12:15]和b[12:15]的输入到cla4，cla4的求和输出作为整体输入的s[12:1]，cla4的进位输出端与reg19的输入端连接；reg16的输出端与cla2的进位输入端相连；reg17的输出端与cla3的进位输入端相连；reg18的输出端与cla4的进位输入端相连；reg19的输出端作为整个16bit流水线超前进位累加器的进位输出；始终信号clk输入到reg16～reg19的时钟信号输入端，复位信号rst输入到reg16～reg19的复位信号输入端。

图4为本发明的一种输入调整型多级噪声整形调制器的输出噪声功率谱密度图。由图4可看出，本发明的输出噪声功率谱密度的空闲音已经明显降低。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。