栅压自举开关的制作方法

本发明涉及模拟电路技术领域，尤其涉及栅压自举开关。

背景技术

随着集成电路工艺技术的进步以及通信和多媒体市场的快速增长，数字信号处理技术也得到了迅猛发展并广泛地应用于各个领域。数字信号具有抗干扰能力强、易于集成、功耗小、成本低的综合优势，因此越来越多的模拟信号处理逐渐被数字信号技术所取代。然而，自然界的光、热、声、电、磁等信号都是模拟量，为了使这些模拟信号能够被数字系统处理，需要将这些在时间上连续的模拟信号转换为离散的数字信号，而模数转换器(analogtodigitalconverter,adc)就是实现该功能的模块。作为模拟与数字电路的关键接口，adc对整个混合信号系统的性能至关重要。saradc中通过控制开关的闭合和关断从而实现adc对输入信号的采样和保持，开关存在非理想因素，会引入増益误差，直流失调和非线性误差，影响采样电路的精度和速度,而采样电路采样精度的下降会直接影响的精度，所以saradc设计过程中，要选择对采样电路精度影响比较小的采样开关，满足saradc系统设计要求。

传统的栅压自举开关电路结构如图1所示，由采样开关sw和栅压自举电路构成，其中栅压自举开关包括电容c1和mos管m1～m9，其工作原理为：

(1)当电路处于采样阶段时，clk为高电平，m2导通，m5栅极接地，从而m5导通，抬高m6、sw的栅压，m3和m4截止，m9导通，采样开关sw闭合，由于c1中存储的总电荷不变，c1接到sw的栅源极，sw的栅级抬高至vdd+vin，sw的栅源极电压是vdd。

(2)当电路处于保持阶段时，clk为低电平，m1、m3和m4导通，m5栅极接vdd，m5截止，m9截止，采样开关sw断开，通过m3和m4给电容c1充电至vdd，电容c1中存储了c1*vdd的电量。电容c1和采样开关sw分离，sw的漏极和源极分别通过m3、m7和m8接地，从而放电。

采样开关的导通电阻为

其中，μn为载流子迁移率，cox为采样开关管单位面积栅电容，w/l为采样开关宽长比，vgs为采样开关栅源电压，vth0为开关管导通阈值电压，vsb为开关管源衬电势差，γ为体效应系数。

利用栅压自举开关电路，改善了开关栅源电压vgs变化引起的非线性失真，但是其忽略了由体效应引起的vth0的变化带来的线性问题。

技术实现要素：

有鉴于此，本发明的目的是提供栅压自举开关，通过在采样开关的栅极连接衬底开关，来减小体效应。

本发明通过以下技术手段解决上述技术问题：栅压自举开关，包括第一电容和多个mos管，所述mos管包括第一pmos管、第一nmos管、第二nmos管、第二pmos管、第三pmos管、第三nmos管、第四nmos管、第五nmos管、第六nmos管、自举开关和衬底开关，所述第一pmos管、第二pmos管的源极均连接工作电压vdd,所述第一pmos管的漏极连接第一nmos管的漏极，所述第一pmos管与第一nmos管的栅极均连接第一时钟信号clk,所述第一nmos管的源极连接第二nmos管的漏极，所述第二nmos管的栅极连接第二时钟信号clk-，所述第二时钟信号clk-是第一时钟信号clk的反相信号，所述第二nmos管的源极接地；

所述第二pmos管的漏极接第一电容的上极板，所述第一电容的下极板与第一nmos管的源极连接，所述第二pmos管的栅极连接第四nmos管的漏极，所述第四nmos管的栅极连接工作电压vdd，所述第四nmos管的源极连接第五nmos管的漏极，所述第五nmos管的源极接地，所述第五nmos管的栅极接第二时钟信号clk-；

所述第二pmos管的漏极还与第三pmos管的源极连接，所述第三pmos管的漏极连接第四nmos管的漏极，所述第三pmos管的栅极连接第一pmos管的漏极，所述第三pmos管的栅极连接第三nmos管的漏极；

所述第三nmos管的源极与第一nmos管的源极连接，所述第三nmos管的栅极与第六nmos管的栅极连接；

所述第六nmos管的栅极还连接第四nmos管的漏极，所述第六nmos管的源极连接第三nmos管的源极，所述第六nmos管的漏极连接自举开关的源极；

所述自举开关的源极连接输入电压vin，所述自举开关的漏极连接电源输出vout，所述自举开关的栅极连接第六nmos管的栅极；

所述自举开关的栅极上连接有衬底开关，所述衬底开关包括第七nmos管和第八nmos管，所述自举开关的栅极连接第八nmos管的栅极，所述自举开关的衬底连接第八nmos管的源极，所述第八nmos管的漏极连接自举开关的源极，所述第八nmos管的源极连接第七nmos管的漏极；

所述第七nmos管的栅极连接第二时钟信号clk-，所述第七nmos管的源极接地。

本发明的工作过程如下所示：

1)当所述第一时钟信号clk为高电平时，所述cmos栅压自举开关电路处于采样阶段，所述第一nmos管导通，所述第三pmos管栅极接地，从而使得所述第三pmos管导通，抬高所述第三nmos管、第六nmos管、第八nmos管和自举开关的栅压，所述第二nmos管和第二pmos管截止，所述第六nmos管导通，所述采样开关闭合，所述第八nmos管导通，所述第一电容连接到自举开关的栅源极，由于所述第一电容中存储的总电荷不变，所述自举开关的栅级电压抬高至vdd+vin，所述自举开关的栅源极电压是vdd。

2)当所述第一时钟信号clk为低电平时，所述cmos栅压自举开关电路处于保持阶段，所述第一pmos管、第二nmos管和第二pmos管导通，所述第三pmos管栅极接工作电压vdd，所述第三pmos管截止，所述第六nmos管截止，所述采样开关断开，通过所述第二nmos管和第二pmos管给第一电容充电至工作电压vdd，所述第一电容的电容值为f,则所述第一电容中存储了f*vdd的电量，由于所述第三pmos管截止，所述第一电容和采样开关分离，所述采样开关的源极通过所述第二nmos管接地、栅极通过第四nmos管和第五nmos管接地，从而放电。

本发明的有益效果：本发明通过在自举开关上接入衬底开关，即第七nmos管和第八nmos管，使得在采样时，自举开关的栅极电位与衬底电位保持一致，所以就能减小mos管二级效应中体效应，降低了谐波失真，同时保证了采样开关sw的线性度，提高了采样开关电路的精度，大大减小了开关线性对adc精度的影响。

附图说明

图1为传统栅压自举开关电路的原理图；

图2为本发明实施例栅压自举开关图；

图3为本发明实施例栅压自举开关中的时钟信号、输入输出信号仿真波形图。

具体实施方式

以下将结合附图和具体实施例对本发明进行详细说明：

如图2-3所示，栅压自举开关，包括第一电容c1和多个mos管，mos管包括第一pmos管m1、第一nmos管m2、第二nmos管m3、第二pmos管m4、第三pmos管m5、第三nmos管m6、第四nmos管m7、第五nmos管m8、第六nmos管m9、自举开关sw和衬底开关，第一pmos管m1、第二pmos管m4的源极均连接工作电压vdd,第一pmos管m1的漏极连接第一nmos管m2的漏极，第一pmos管m1与第一nmos管m2的栅极均连接第一时钟信号clk,第一nmos管m2的源极连接第二nmos管m3的漏极，第二nmos管m3的栅极连接第二时钟信号clk-，第二时钟信号clk-是第一时钟信号clk的反相信号，第二nmos管m3的源极接地；

第二pmos管m4的漏极接第一电容c1的上极板，第一电容c1的下极板与第一nmos管m2的源极连接，第二pmos管m4的栅极连接第四nmos管m7的漏极，第四nmos管m7的栅极连接工作电压vdd，第四nmos管m7的源极连接第五nmos管m8的漏极，第五nmos管m8的源极接地，第五nmos管m8的栅极接第二时钟信号clk-；

第二pmos管m4的漏极还与第三pmos管m5的源极连接，第三pmos管m5的漏极连接第四nmos管m7的漏极，第三pmos管m5的栅极连接第一pmos管m1的漏极，第三pmos管m5的栅极连接第三nmos管m6的漏极；

第三nmos管m6的源极与第一nmos管m2的源极连接，第三nmos管m6的栅极与第六nmos管m9的栅极连接；

第六nmos管m9的栅极还连接第四nmos管m7的漏极，第六nmos管m9的源极连接第三nmos管m6的源极，第六nmos管m9的漏极连接自举开关sw的源极；

自举开关sw的源极连接输入电压vin，自举开关sw的漏极连接电源输出vout，自举开关sw的栅极连接第六nmos管m9的栅极；

自举开关sw的栅极上连接有衬底开关，衬底开关包括第七nmos管m10和第八nmos管m11，自举开关sw的栅极连接第八nmos管m11的栅极，自举开关sw的衬底连接第八nmos管m11的源极，第八nmos管m11的漏极连接自举开关sw的源极，第八nmos管m11的源极连接第七nmos管m10的漏极；

第七nmos管m10的栅极连接第二时钟信号clk-，第七nmos管m10的源极接地。

本发明的工作过程如下所示：

1)当第一时钟信号clk为高电平时，cmos栅压自举开关电路处于采样阶段，第一nmos管m2导通，第三pmos管m5栅极接地，从而使得第三pmos管m5导通，抬高第三nmos管m6、第六nmos管m9、第八nmos管m11和自举开关sw的栅压，第二nmos管m3和第二pmos管m4截止，第六nmos管m9导通，采样开关sw闭合，第八nmos管m11导通，第一电容c1连接到自举开关sw的栅源极，由于第一电容c1中存储的总电荷不变，自举开关sw的栅级电压抬高至vdd+vin，自举开关sw的栅源极电压是vdd。

2)当第一时钟信号clk为低电平时，cmos栅压自举开关电路处于保持阶段，第一pmos管m1、第二nmos管m3和第二pmos管m4导通，第三pmos管m5栅极接工作电压vdd，第三pmos管m5截止，第六nmos管m9截止，采样开关sw断开，通过第二nmos管m3和第二pmos管m4给第一电容c1充电至工作电压vdd，第一电容c1的电容值为f,则第一电容c1中存储了f*vdd的电量，由于第三pmos管m5截止，第一电容c1和采样开关sw分离，采样开关sw的源极通过第二nmos管m3接地、栅极通过第四nmos管m7和第五nmos管m8接地，从而放电。

本发明通过在自举开关上接入衬底开关，即第七nmos管和第八nmos管，使得在采样时，自举开关的栅极电位与衬底电位保持一致，所以就能减小mos管二级效应中体效应，降低了谐波失真，同时保证了采样开关sw的线性度，提高了采样开关电路的精度，大大减小了开关线性对adc精度的影响。

以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。本发明未详细描述的技术、形状、构造部分均为公知技术。