一种环形压控振荡器电路及振荡器的制作方法

本实用新型涉及一种振荡器电路，具体涉及一种环形压控振荡器电路及振荡器。

背景技术：

压控振荡器作为一种信号产生电路，是各种电子系统不可缺少的组成部分，广泛应用于手机、锁相环、雷达、数字无线通信、发射机接收机等各种电子系统中。

在如今通信技术迅速发展的时代，对终端产品的要求更是小而薄，随着半导体技术的发展、体积小、性能高的单片集成电路满足这一需求。在单片集成电路主要是用到的工艺有两种，即双极型和MOS型工艺。使用MOS型工艺制造的芯片具有功耗低、体积小、集成度高、造价低等优点。

在CMOS集成电路中经常使用到两种类型的压控振荡器，即环形压控振荡器和LC压控振荡器。环形压控振荡器可由奇数个反相器首位串联构成，具有结构简单，容易起振，也比较容易集成，调谐范围宽等优点，可通过插值法、改变充放电流或负载大小等方式调节频率，但其Q值较低，噪声抑制能力较差，通常用在频率精度要求不高的高频振荡电路中。

现有技术中的环形压控振荡器的主要缺点是相位噪声高，拓补结构的优化及高性能电感、电容的制作。振荡器容易受到噪声的影响，振荡器的噪声包括自身器件产生的噪声和外界干扰噪声，这两种噪声都可能影响到输出信号的频率和幅度。多数情况下，幅度的扰动可以忽略或者无关紧要，只有随机的频率偏移需要考虑。

技术实现要素：

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种环形压控振荡器电路及振荡器，以增强其对噪声的抑制能力，使其相位噪声性能达到LC结构水平。

为实现上述目的及其他相关目的，本实用新型提供一种环形压控振荡器电路，至少包括：N级延迟单元，每个所述延迟单元至少包括一个延迟模块、具有同样结构的第一加速模块和第二加速模块，其中N为奇数；

所述延迟模块具有电压控制端、正输入端、负输入端、正输出端和负输出端；

所述第一加速模块和第二加速模块具有第一输入端、第二输入端和电流节点；

N个所述延迟模块串联连接，即第N个延迟模块的两个输出端分别连接第N+1个延迟模块的输入端；每个延迟模块的电压控制端相互连接；

每个所述延迟模块的正输出端和负输出端各与一加速模块的电流节点连接，所述第一加速模块的第一输入端连接第二加速模块的第二输入端且同时与延迟模块的正输入端连接；第一加速模块的第二输入端连接第二加速模块的第一输入端且同时与延迟模块的负输入端连接；第一级延迟单元的第一加速模块的第一输入端连接第N级延迟单元中的第一加速模块的电流节点；第一级延迟单元的第二加速模块的第二输入端连接第N级延迟单元的第二加速模块的电流节点。

可选地，所述第一加速模块包括第一电容、第二电容、第一PMOS管至第四PMOS管和第一NMOS管至第四NMOS管；

所述第一PMOS管的栅极、第二PMOS管的栅极、第四PMOS管的栅极、第一NMOS管的栅极、第三NMOS管的栅极、第四NMOS管的栅极连接后作为第一输入端；所述第一PMOS管的源极、第二PMOS管的源极、第三PMOS管的源极接电源VDD；所述第一NMOS管的源极、第二NMOS管的源极、第三NMOS管的源极接地；所述第一PMOS管的漏极分别与第一电容的一端、第一NMOS管的漏极连接，所述第一电容的另一端分别与第二NMOS管的漏极、第四NMOS管的源极连接；所述第三PMOS管的漏极分别与第四PMOS管的源极、第二电容的一端连接，所述第二电容的另一端分别与第二PMOS管的漏极、第三NMOS管的漏极连接，所述第三PMOS管的栅极、第二NMOS管的栅极连接后作为第二输入端；所述第四PMOS管的漏极、第四NMOS管的漏极连接作为电流节点。

可选地，所述延迟模块包括第五PMOS管至第八PMOS管和第五NMOS管至第八NMOS管；

所述第五PMOS管的源极、第六PMOS管的源极、第七PMOS管的源极、第八PMOS管的源极连接电源VDD；所述第五NMOS管的源极、第六NMOS管的源极、第七NMOS管的源极、第八NMOS管的源极接地；第五PMOS管的漏极分别与第六PMOS管的漏极、第七PMOS管的栅极、第五NMOS管的漏极、第七NMOS管的漏极连接形成负输出端；所述第八PMOS管的漏极分别与第七PMOS管的漏极、第六PMOS管的栅极、第六NMOS管的漏极、第八NMOS管的漏极连接形成为正输出端；

所述第五PMOS管的栅极与第五NMOS管的栅极连接形成正输入端，所述第六PMOS管的栅极与第六NMOS管的栅极连接形成负输入端，所述第七NMOS管的栅极与第八NMOS管的栅极连接形成电压控制端。

为实现上述目的及其他相关目的，本实用新型还提供一种振荡器，包括环形压控制振荡器电路。

如上所述，本实用新型的一种环形压控振荡器电路及振荡器，具有以下有益效果：

本实用新型所述的环形压控振荡器，由多级延迟单元组成，每级延迟单元包括一延迟模块和两加速模块，每级延迟单元的两个输出端连接一个加速模块，波形调整模块的控制电压由前一级延迟模块的输出提供，当本级的输出电位上升时，加速模块向节点注入电流，使波形上升加快，当输出电位下降时，加速模块从节点抽取电流，使波形下降加快。加速模块的使用，一方面增加了压控振荡器输出波形的陡峭度，降低了延迟单元的延迟时间，另一方面提高了波形的振幅，从而改善了振荡器的相位噪声性能和输出频率。

附图说明

为了进一步阐述本实用新型所描述的内容，下面结合附图对本实用新型的具体实施方式作进一步详细的说明。应当理解，这些附图仅作为典型示例，而不应看作是对本实用新型的范围的限定。

图1是环形压控振荡器电路图；

图2是环形压控振荡器的加速模块电路图；

图3是环形压控振荡器的延迟模块电路图。

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示，本实用新型提供一种环形压控振荡器电路，至少包括：N级延迟单元，每个延迟单元至少包括一个延迟模块、具有同样结构的第一加速模块和第二加速模块，其中N为奇数；

延迟模块具有电压控制端、正输入端、负输入端、正输出端和负输出端；

第一加速模块和第二加速模块具有第一输入端、第二输入端和电流节点；

N个延迟模块串联连接，即第N个延迟模块的两个输出端分别连接第N+1个延迟模块的输入端；每个延迟模块的电压控制端相互连接；

每个延迟模块的正输出端和负输出端各与一加速模块的电流节点连接，第一加速模块的第一输入端连接第二加速模块的第二输入端且同时与延迟模块的正输入端连接；第一加速模块的第二输入端连接第二加速模块的第一输入端且同时与延迟模块的负输入端连接；第一级延迟单元的第一加速模块的第一输入端连接第N级延迟单元中的第一加速模块的电流节点；第一级延迟单元的第二加速模块的第二输入端连接第N级延迟单元的第二加速模块的电流节点。

本实用新型的环形压控振荡器，由多级延迟单元组成，每级延迟单元包括一延迟模块和两加速模块，每级延迟单元的两个输出端连接一个加速模块，波形调整模块的控制电压由前一级延迟模块的输出提供，当本级的输出电位上升时，加速模块向节点注入电流，使波形上升加快，当输出电位下降时，波形调整模块从节点抽取电流，使波形下降加快。加速模块的使用，一方面增加了压控振荡器输出波形的陡峭度，降低了延迟单元的延迟时间，另一方面提高了波形的振幅，从而改善了振荡器的相位噪声性能和输出频率。

以下实施例用五级延迟单元进行说明，五级延迟单元，五级延迟单元串联连接。每级延迟单元包括一个延迟模块和两个加速模块，即第一加速模块和第二加速模块，其中于本实施例中，将第一加速模块称为上方加速模块，将第二加速模块称为下方加速模块。

第一级延迟单元至少包括第一延迟模块，第二级延迟单元至少包括第二延迟模块，第三级延迟单元至少包括第三延迟模块，第四级延迟单元至少包括第四延迟模块，第五级延迟单元至少包括第五延迟模块，

每级延迟单元的延迟模块包括正输入端，即差分输入端Vin+；负输入端，即差分输入端Vin－，输出端Vout-和输出端Vout+；加速模块包括第一输入端，即V1端，第二输入端，即V2端。

第一延迟模块的差分输入端Vin+分别与本级延迟模块上方加速模块的V1端、本级延迟模块下方加速模块的V2端、第五级延迟模块的输出端Vout-、第五级上方加速模块的电流节点Iin/out、第五级下方加速模块的电流节点Iin/out和第五级延迟模块的输出端Vout+连接；第一级延迟模块的差分输入端Vin-分别与本级延迟模块的上方加速模块的V2端和本级延迟模块的下方加速模块的V1端连接；第一级延迟模块的电压控制端Vctr连接到每一级的延迟模块的电压控制端Vctr并与外部电路的控制电压连接；第一级延迟模块的输出端Vout-分别与本级上方加速模块的电流节点Iin/out、第二级上方加速模块的输入端V1、第二级下方加速模块的输入端V2、第二级延迟模块的差分输入端Vin+连接；第一级延迟模块的输出端Vout+分别与本级下方加速模块的电流节点Iin/out、第二级延迟模块的差分输入端Vin-、第二级上方加速模块的V2端和第二级下方加速模块的V1端连接。

第二级延迟模块的差分输入端Vin+分别与本级上方加速模块的V1端、本级下方加速模块的V2端，第一级延迟模块的输出端Vout-和第一级上方加速模块的电流节点Iin/out连接；第二级延迟模块的差分输入端Vin-分别与本级上方加速模块的V2端、本级下方加速模块的V1端、第一级延迟模块的输出端Vout+和第一级下方加速模块的电流节点Iin/out连接；第二级延迟模块的输出端Vout-分别与本级上方的加速模块的电流节点Iin/out、第三级上方加速模块的V1端、第三级下方加速模块的V2端、第三级延迟模块的输差分输入端Vin+连接；第二级延迟模块的输出端Vout+分别与本级下方加速模块的电流节点Iin/out、第三级延迟单元的输入端Vin-、第三级上方加速模块的V2端和第三级下方加速模块的V1端连接；第二级延迟模块的电压控制端Vctr连接到每一级的延迟模块的电压控制端Vctr并与外部电路的控制电压连接。

第三级延迟模块的差分输入端Vin+分别与本级上方加速模块的V1端、本级下方加速模块的V2端分别与第二级延迟模块的输出端Vout-和第二级上方加速模块的电流节点Iin/out连接；第三级延迟模块的差分输入端Vin-分别与本级上方加速模块的V2端、本级下方加速模块的V1端、第二级延迟模块输出端Vout+和第二级下方加速模块电流节点Iin/out连接；第三级延迟模块的输出端Vout-分别与本级上方的加速模块的电流节点Iin/out、第四级上方加速模块的V1端、第四级下方加速模块的V2端、第四级延迟模块的差分输入端Vin+连接；第三级延迟模块的输出端Vout+分别与本级下方加速模块电流节点、第四级延迟模块的差分输入端Vin-、第四级上方加速模块的V2端和第四级下方加速模块的V1端连接；第三级延迟模块的电压控制端Vctr连接到每一级的延迟模块Vctr并与外部电路的控制电压连接。

第四级延迟模块的差分输入端Vin+分别与本级上方加速模块的V1端、本级下方加速模块的V2端分别与第三级延迟模块的输出端Vout-和第三级上方加速模块的电流节点Iin/out连接；第四级延迟模块的差分输入端Vin-分别与本级上方加速模块的V2端、本级下方加速模块的V1端、第三级延迟模块输出端Vout+和第三级下方加速模块电流节点Iin/out连接；第四级延迟模块的输出端Vout-分别与本级上方的加速模块的电流节点Iin/out、第五级上方加速模块的V1端、第五级下方加速模块的V2端、第五级延迟模块的差分输入端Vin+连接；第四级延迟模块的输出端Vout+分别与本级下方加速模块电流节点Iin/out、第五级延迟模块的差分输入端Vin-、第五级上方加速模块的V2端和第五级下方加速模块的V1端连接；第四级延迟模块的电压控制端Vctr连接到每一级的延迟模块的电压控制端Vctr并与外部电路的控制电压连接。

第五级延迟模块的差分输入端Vin+分别与本级上方加速模块的V1端、本级下方加速模块的V2端、第四级延迟模块的输出端Vout-和第四级上方加速模块的电流节点Iin/out连接；第五级延迟模块的差分输入端Vin-分别与本级上方加速模块的V2端、本级下方加速模块的V1端、上级延迟模块的输出端Vout+和第四级下方加速模块的电流节点Iin/out连接；第五级延迟模块的输出端Vout－分别与本级上方加速模块的电流节点Iin/out、本级下方加速模块的电流节点Iin/out、第一级延迟模块的差分输入端Vin+、第一级上方加速模块的V1端和第一级下方加速模块的V2端连接；第五级延迟模块的电压控制端Vctr连接到每一级的延迟模块的电压控制端Vctr并与外部电路的控制电压连接。

参见图2，为本实用新型实施例所公开的加速模块电路图。如图2所示，加速模块包括：四个PMOS管、四个NMOS管和两个电容；

具体包括电容C1、电容C2、PMOS管P1、PMOS管P2、PMOS管P3、PMOS管P4、NMOS管N1、NMOS管N2、NMOS管N3和NMOS管N4，

PMOS管P1的栅极、PMOS管P2的栅极、PMOS管P4的栅极、NMOS管N1的栅极、NMOS管N3的栅极、NMOS管N4的栅极连接后作为V1端；PMOS管P1的源极、PMOS管P2的源极、PMOS管P3的源极接电源VDD；NMOS管N1的源极、NMOS管N2的源极、NMOS管N3的源极接地；PMOS管P1的漏极分别与电容C1的一端、NMOS管N1的漏极连接，电容C1的另一端分别与NMOS管N2的漏极、NMOS管N4的源极连接；PMOS管P3的漏极分别与PMOS管P4的源极、电容C2的一端连接，电容C2的另一端分别与PMOS管P2的漏极、NMOS管N3的漏极连接，PMOS管P3的栅极、NMOS管N2的栅极连接后作为V2端；PMOS管P4的漏极、PMOS管P4的漏极连接作为电流节点Iin/out。

参见图3，为本实用新型实施例所公开的延迟模块电路图。如图2所示，延迟模块包括：四个PMOS管、四个NMOS管；具体包括PMOS管P5至PMOS管P8和NMOS管N5至NMOS管N8；

PMOS管P5的源极、PMOS管P6的源极、PMOS管P7的源极、PMOS管P8的源极连接电源VDD；NMOS管N5的源极、NMOS管N6的源极、NMOS管N7的源极、NMOS管N8的源极接地；

PMOS管P5的漏极分别与PMOS管P6的漏极、PMOS管P7的栅极、NMOS管N5的漏极、NMOS管N7的漏极连接形成负输出端；所述PMOS管P8的漏极分别与PMOS管P7的漏极、PMOS管P6的栅极、NMOS管N6的漏极、NMOS管N8的漏极连接形成为正输出端。

PMOS管P5的栅极与NMOS管N5的栅极连接形成正输入端，PMOS管P6的栅极与NMOS管N6的栅极连接形成负输入端，NMOS管N7的栅极与NMOS管N8的栅极连接形成电压控制端。

图3为延迟模块的电路，延迟单元使用差分结构，以抑制衬底和电源噪声，PMOS管P7、PMOS管P8构成正反馈，提高电路的上升和下降时间，Vctr控制NMOS管N7、NMOS管N8偏置电流大小，进而调节振荡器的频率。加速电路模块的作用是进一步提升电路的上升和下降时间，使输出波形具有更好的陡峭度，以减少延迟单元的延迟时间和提高电路的相位噪声性能。加速模块电路的原理图如图2，用PMOS和NMOS管代替开关。加速模块的控制电压是由振荡器的输出电压提供，可以使其抽放电流与延迟单元的转换同步。

于另一实施例中，本实用新型还提供一种振荡器，包括前述的环形压控制振荡器电路。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。