一种晶体振荡器的频率自调整电路的制作方法

本实用新型涉及频率调整电路，具体涉及一种晶体振荡器的频率自调整电路。

背景技术：

石英晶体具有稳定的谐振特性及高品质因素，被广泛应用于时钟监控通信类产品。对于一些有高精度频率要求的电路多采用RTC实时时钟。石英晶体的振荡频率由于不同批次不同产线，即使相同工艺生产出的晶体振荡频率也会存在误差，应用到产品上后更会由于电路布线寄生电容的存在产生新的误差，因此校正频率误差就显得尤为重要。

目前所采用的调整频率的方案：多是通过调整晶体外部的负载电容，需要人工手动的进行电容值调整，操作过程复杂，不易于实现。

因此，本专利提出一种晶体振荡器的频率自调整电路。

技术实现要素：

本实用新型的目的在于提供一种晶体振荡器的频率自调整电路，以解决上述背景技术中提出的问题。

为实现上述目的，本实用新型提供如下技术方案：一种晶体振荡器的频率自调整电路，包括RFIC，所述RFIC的XTAL1引脚连接C1，C1的一端接地，RFIC的XTAL2引脚连接C2，C2的一端连接MCU的P0口，C1和C2之间连接有Y1，MCU的P1口、P2口、P3口分别对应连接C3、C4、C5，且C3、C4、C5的一端均连接Y1。

优选的，所述C2的一端还可选择接地。

本实用新型的技术效果和优点：该晶体振荡器的频率自调整电路，无需通过人工调整电容的方式，通过内部软件对IO口进行设置，可调晶振电路的匹配电容值，以此达到频率调整的目的。

附图说明

图1为本实用新型的电路原理图；

图2为负载电容为8P的自调整晶振电路。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

本实用新型提供了如图1所示的一种晶体振荡器的频率自调整电路，包括RFIC，所述RFIC的XTAL1引脚连接C1，C1的一端接地，RFIC的XTAL2引脚连接C2，C2的一端连接MCU的P0口，C1和C2之间连接有Y1，MCU的P1口、P2口、P3口分别对应连接C3、C4、C5，且C3、C4、C5的一端均连接Y1，所述C2的一端还可选择接地。

电路初始化时，由电容C1、C2与晶体Y1构成晶体振荡电路，C3，C4，C5为容值较小的电容(例如1pF、2pF、4pF等)，用于调整晶振的频偏。排列组合即可得出OPF-15PF的宽泛调整范围。

本晶体振荡器的频率自调整电路，实现电路频率偏移后的自动调整，使其满足高精度的频率要求，以保证+/-20PPM的晶体误差振荡频率可以调整到+/-5PPM以内。

以下通过举例具体说明：

例如：负载电容为8P的自调整晶振电路(如图2所示)

Y1：26MHz晶体振荡器

C1：8pF

C2：8pF

C3：1pF

C4：2pF

C5：4pF

晶振的推荐匹配电容为8pF，电路正常工作时，P0口设置为输出低电平状态，P1、P2、P3设置为输入内部上拉状态；此时晶振两端的电容为：左端为C1＝8pF，右端为C2＝8pF，与推荐值相同。

1、当振荡频率偏大时：需要通过增加匹配电容值来减小频率，使其符合要求。此时可通过改变IO口的状态为：P0、P1为输出低电平；P2、P3设置为输入上拉状态，上拉电阻为47K。此时电路相当于电容C3并联在C2上，晶振右端电容值变为C2+C3＝9pF。再测试此时的频率，如果还是偏大，则将P2设置为输出低电平状态，以此类推进行组合。

2、当频率偏小时：需要通过减小匹配电容值来降低频率，使其符合要求。IO口的状态为：P1、P2、P3均设置为输出低电平，P0设置为输入上拉状态，上拉电阻为47K，此时晶振右端电容值为C3+C4+C5＝7pF。若还不满足，则通过改变IO口状态减小电平值。

调整电容即C3、C4、C5可根据电路需要更改不同的容值与数量，接法相同，IO口的设置根据不同频率状态进行切换调整，C1、C2也可以根据实际使用晶振推荐值需调整的范围进行容值更改。

RFIC晶振自调整电路原理与上述相同，主要应用于频偏校准。

最后应说明的是：以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，尽管参照前述实施例对本实用新型进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。