一种高速低功耗的抗软错误锁存器的制作方法

本发明涉及一种高速低功耗的抗软错误锁存器，涉及集成电路设计技术和半导体器件制造领域。

背景技术：

对于电路来说会发生各种各样的错误，总的来说错误主要是分为两种：硬错误和软错误。使电子系统永久性失效的错误称为硬错误，通常由永久故障引起。而瞬态故障引起的错误称作软错误，通常是由高能粒子轰击器件或者噪声干扰引起的。

半导体技术在不断发展，很多问题也不断凸显出来。随着晶体管的尺寸不断变小，同样面积的硅片上集成了越来越多的器件，电路中的寄生电容也不断变小，集成电路的功耗变得更低，晶体管的阔值电压也不断降低，导致电路节点的临界电荷量也不断的降低。因为临界电荷量是保持逻辑值所需要的最小电荷量，临界电荷量不断降低意味着电路中的节点更容易被高能粒子干扰逻辑状态，敏感性增高，所以集成电路更容易受到高能粒子的影响造成软错误现象。

实际上，软错误对于个人使用来说基本上没什么影响，例如手机或者电脑，就算这些电子产品受到软错误的影响而死机了，重启之后还可以继续使用，但是对于稳定性要求极高的一些重要电子系统来说，软错误造成的影响有可能非常大，例如航天航空技术，因此软错误是一个需要十分重视的问题。

集成电路在航天领域扮演着十分重要的角色，更是“信息战”和国防安全的重要技术。航天器在充满这么多恶劣因素的太空环境中运作，需要很高的可靠性，因为太空环境充满了辐射，而辐射当中有很多高能粒子，当这些高能粒子入射到电路中的敏感节点时有可能会引起软错误。软错误造成的不良影响也有很多种，有的软错误会造成无法被检测的系统级数据破损；有的会引起电路逻辑结果错误，导致电路功能失常，更严重的话会使航天器系统失效。因此全球各地都开始关注软错误问题，如何抵抗软错误成为集成电路设计最关键的问题之一。

一种常见的方法是三模冗余锁存器，它由三个传统锁存器以及一个表决电路构成，通常表决电路为多数表决器。虽然三模冗余锁存器有很高的可靠性，甚至可以承受很高能量粒子轰击带来的影响，但是三模冗余锁存器是时空冗余，使其功耗、延时、面积开销都很大。更重要的是，三模冗余锁存器对于三个锁存器内部的所有节点的确是完全容忍软错误，但是表决电路是毫无防备的，只要高能粒子轰击表决电路，就会产生软错误现象，这是三模冗余锁存器无法解决的问题。因此，如何在保持高可靠性的基础上尽量降低功耗、延时和面积开销的问题显得尤为重要。

技术实现要素：

本发明的发明目的是针对上述背景技术的不足，提供了一种高速低功耗的抗软错误锁存器设计，在提高可靠性的同时降低传统三模冗余方式带来的功耗、延时和面积开销。

本发明为解决上述技术问题采用以下技术方案：

一种高速低功耗的抗软错误锁存器，该锁存器包含第一至第三传输门、第一、第二2p-1n结构单元、第一、第二钟控反相器以及钟控c单元，每个传输门和钟控反相器的时钟控制信号为一对相反的时钟信号，第一至第三传输门的输出信号分别与第一、第二2p-1n结构单元的输入相连；第一、第二2p-1n结构单元的输出信号分别作为第一、第二钟控反相器的输入信号，同时作为钟控c单元的输入信号；第一、第二钟控反相器的输出作为反馈信号分别与第一、第二2p-1n结构单元的输入相连，钟控c单元的输出信号作为该锁存器的最终输出。

进一步地，第一2p-1n结构单元包括第一和第二pmos管以及第一nmos管，第一pmos管的漏极接第二pmos管的源极，第二pmos管的漏极接第一nmos管的漏极，第一nmos管的源极接地，第二pmos管的漏极与第一nmos管的漏极的连接点为第一2p-1n结构单元的输出端；第二2p-1n结构单元包括第三和第四pmos管以及第二nmos管，第三pmos管的漏极接第四pmos管的源极，第四pmos管的漏极接第二nmos管的漏极，第二nmos管的源极接地，第四pmos管的漏极与第二nmos管的漏极的连接点为第二2p-1n结构单元的输出端；

第一钟控反相器包括第五和第七pmos管以及第三和第五nmos管，第五pmos管的漏极接第七pmos管的源极，第七pmos管的漏极接第五nmos管的漏极，第五nmos管的源极接第三nmos管的漏极，第三nmos管的源极接地，第三nmos管的栅极和第五pmos管的栅极都为第一钟控反相器的输入端，第七pmos管的漏极与第五nmos管的漏极的连接点为第一钟控反相器的输出端；第二钟控反相器包括第六和第八pmos管以及第四和第六nmos管，第六pmos管的漏极接第八pmos管的源极，第八pmos管的漏极接第六nmos管的漏极，第六nmos管的源极接第四nmos管的漏极，第四nmos管的源极接地，第四nmos管的栅极和第六pmos管的栅极都为第二钟控反相器的输入端，第八pmos管的漏极与第六nmos管的漏极的连接点为第二钟控反相器的输出端。

进一步地，第一传输门的输出端与第一pmos管的栅极和第二nmos管的栅极之间的连接点为节点node1；第二传输门的输出端与第二pmos管的栅极和第四pmos管的栅极之间的连接点为节点q，节点q与钟控c单元的输出端相连；第三传输门的输出与第一nmos管的栅极和第三pmos管的栅极之间的连接点为节点node2。

进一步地，第一2p-1n结构单元的输出端与第三nmos管的栅极和第六pmos管的栅极之间的连接点为节点node3；第二2p-1n结构单元的输出端与第五pmos管的栅极和第四nmos管的栅极之间的连接点为节点node4；第一、第二钟控反相器的输出端分别与节点node1、节点node2连接。

进一步地，钟控c单元包括第九至第十一pmos管以及第七至第九nmos管，第九pmos管的漏极接第十pmos管的源极，第十pmos管的漏极接第十一pmos管的源极，第十一pmos管的漏极接第七nmos管的漏极，第七nmos管的源极接第八nmos管的漏极，第八nmos管的源极接第九nmos管的漏极，第九nmos管的源极接地，第九pmos管的栅极接第九nmos管的栅极，第十pmos管的栅极接第八nmos管的栅极，第十一pmos管的栅极、第七nmos管的栅极分别接一对时钟信号中的一个，第九pmos管的栅极与第九nmos管的栅极的连接点为钟控c单元的第一输入端，第十pmos管的栅极与第八nmos管的栅极的连接点为钟控c单元的第二输入端，第十一pmos管的漏极与第七nmos管的漏极的连接点为钟控c单元的输出端，钟控c单元的第一、第二输入端分别接节点node3、node4。

本发明采用上述技术方案，具有的有益效果是：本发明公开的一种高速低功耗的抗软错误锁存器设计不仅可以实现全方位容忍单节点软错误，拥有良好的稳定性，可用于时钟门控电路，拥有较高的可扩展性，并且降低了传统三模冗余方式带来的功耗、延时和面积开销。

附图说明

图1是本发明的电路结构图。

具体实施方式

为更加清楚地阐述本发明的发明目的、技术方案和技术效果，下面将结合本图1对本发明中的技术方案进行清楚、详细地示例性描述，显然，所描述的实施例是本发明技术方案的一种具体实现方式而非包含全部可实现方式。基于本发明中所列举的实施例，本领域技术人员在本申请发明构思的指导下获得的所有其他实施例均落入本发明保护的范围。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“一些示例”等示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何一个或多个实施例或示例中以合适的方式结合。

本发明所述的高速低功耗抗软错误的锁存器，其电路结构如图1所示，包含第一至第三三个传输门、两个2p-1n结构单元pn1和pn2、两个钟控反相器c1和c2以及一个钟控c单元c3，三个传输门和钟控c单元时钟控制信号为clk和clkb(clkb为clk的取反)，三个传输门的输出信号分别与两个2p-1n结构单元的输入相连，两个2p-1n结构单元的输出信号不仅作为两个钟控反相器的输入信号，而且还作为钟控c单元的输入信号，两个钟控反相器的输出作为反馈信号与两个2p-1n结构单元的输入相连，钟控c单元的输出信号作为锁存器的最终输出。

2p-1n结构单元pn1包括第一pmos管p1和第二pmos管p2以及第一nmos管n1，第一pmos管的漏极接第二pmos管的源极，第二pmos管的漏极接第一nmos管的漏极，第一nmos管的源极接地，第二pmos管的漏极与第一nmos管的漏极的连接点为2p-1n结构单元pn1的输出端；2p-1n结构单元pn2包括第三pmos管p3和第四pmos管p4以及第二nmos管n2，第三pmos管的漏极接第四pmos管的源极，第四pmos管的漏极接第二nmos管的漏极，第二nmos管的源极接地，第四pmos管的漏极与第二nmos管的漏极的连接点为2p-1n结构单元pn2的输出端。

钟控反相器c1包括第五pmos管p5和第七pmos管以及第三nmos管n3和第五nmos管，第五pmos管的漏极接第七pmos管的源极，第七pmos管的漏极接第五nmos管的漏极，第五nmos管的源极接第三nmos管的漏极，第三nmos管的源极接地，第三nmos管的栅极和第五pmos管的栅极都为钟控反相器c1的输入端，第七pmos管的漏极与第五nmos管的漏极的连接点为钟控反相器c1的输出端；钟控反相器c2包括第六pmos管p6和第八pmos管以及第四nmos管n4和第六nmos管，第六pmos管的漏极接第八pmos管的源极，第八pmos管的漏极接第六nmos管的漏极，第六nmos管的源极接第四nmos管的漏极，第四nmos管的源极接地，第四nmos管的栅极和第六pmos管的栅极都为钟控反相器c2的输入端，第八pmos管的漏极与第六nmos管的漏极的连接点为钟控反相器c2的输出端。

第一传输门的输出端与第一pmos管的栅极和第二nmos管的栅极之间的连接点为节点node1；第二传输门的输出端与第二pmos管的栅极和第四pmos管的栅极之间的连接点为节点q，节点q与钟控c单元的输出端相连；第三传输门的输出与第一nmos管的栅极和第三pmos管的栅极之间的连接点为节点node2。

2p-1n结构单元pn1的输出端与第三nmos管的栅极和第六pmos管的栅极之间的连接点为节点node3；2p-1n结构单元pn2的输出端与第五pmos管的栅极和第四nmos管的栅极之间的连接点为节点node4；钟控反相器c1、c2的输出端分别与节点node1、节点node2连接。

节点node1、node2、node3、node4以及q的电位能在0与1之间进行翻转。

钟控c单元包括第九至第十一pmos管以及第七至第九nmos管，第九pmos管的漏极接第十pmos管的源极，第十pmos管的漏极接第十一pmos管的源极，第十一pmos管的漏极接第七nmos管的漏极，第七nmos管的源极接第八nmos管的漏极，第八nmos管的源极接第九nmos管的漏极，第九nmos管的源极接地，第九pmos管的栅极接第九nmos管的栅极，第十pmos管的栅极接第八nmos管的栅极，第十一pmos管的栅极、第七nmos管的栅极分别接clk、clkb，第九pmos管的栅极与第九nmos管的栅极的连接点为钟控c单元的第一输入端，第十pmos管的栅极与第八nmos管的栅极的连接点为钟控c单元的第二输入端，第十一pmos管的漏极与第七nmos管漏极的连接点为钟控c单元的输出端，钟控c单元的第一、第二输入端分别接节点node3、node4。

电路工作原理：

(1)当clk＝“1”，clkb＝“0”，本发明公开的锁存器处于透明状态。三个传输门处于导通状态，输入信号d通过第二传输门与输出q直接相连，因此透明状态的时候，输入信号是直接传输的；输入信号d通过第一个和第三个传输门分别与节点node1、节点node2相连；节点node1、节点node2和节点q分别通过pn1、pn2单元产生逻辑状态相反的节点node3、节点node4，因此在透明状态中，d＝node1＝node2＝q，node3＝node4。而此时钟控反相器c1、c2和钟控c单元c3是关闭的，可以防止透明状态中出现竞争冒险，降低锁存器的功耗并提升信号的传输速度。

(2)当clk＝“0”，clkb＝“1”，本发明公开的锁存器处于锁存状态。三个传输门处于关闭状态，输入信号d与节点node1、节点node2和q断开连接。而此时钟控反相器c1、c2打开，节点node3和节点node4连同钟控反相器c1、c2形成反馈回路，并且节点node1、node2、node3、node4在锁存器透明时期的时候已经确定好逻辑值了，因此节点node1、node2、node3、node4的逻辑状态得以保持。另外，钟控c单元c3打开，节点node3和节点node4通过钟控c单元c3确定输出信号q的逻辑状态。

电路容错原理：

(1)假设输入信号d为“0”，即节点node1原始信号为“0”。若节点node1发生软错误，状态由“0”变成“1”，导致p1管截止，n2管导通，所以pn2单元的三个mos管(p3、p4、n2)都导通，以致节点node4状态不确定。但是节点node2、node3和q的逻辑值是正确的，节点node3导通n3管，通过c1单元修正节点node1的软错误，使节点node1恢复为“0”状态，状态恢复正常的节点node1截止n2管，通过pn2单元稳定node4的状态，使得node4的状态恢复为“1”。

假设输入信号d为“1”，即节点node1原始信号为“1”。若节点node1发生软错误，状态由“1”变成“0”，导致n2管截止，p1管导通，所以pn2单元的三个mos管(p3、p4、n2)都截止。但是节点node2、node3、node4和q的逻辑值是正确的，节点node3导通p5管，通过c1单元修正节点node1的软错误，使节点node1恢复为“1”状态。

(2)假设输入信号d为“0”，即节点node3原始信号为“1”。若节点node3发生软错误，状态由“1”变成“0”，使得p6管导通，n3管截止，所以c2单元的两个mos管(p6、n4)都导通，以致节点node2状态不确定。但是节点node1、node4和q的逻辑值是正确的，节点node1逻辑值为“0”，导通p1管，通过pn1单元修正节点node3的软错误，使节点node3恢复为“1”状态，状态恢复正常的节点node3截止p2管，导通n3管，因此节点node4通过c2单元稳定node2的状态，使得node2的状态恢复为“0”。

假设输入信号d为“1”，即节点node3原始信号为“0”。若节点node3发生软错误，状态由“0”变成“1”，使得n3管导通，p6管截止，所以c2单元的两个mos管(p5、n3)都导通，以致节点node1状态不确定。但是节点node2、node4和q的逻辑值是正确的，节点node2逻辑值为“1”，导通n1管，通过pn1单元修正节点node3的软错误，使节点node3恢复为“0”状态，状态恢复正常的节点node3截止n3管，导通p6管，因此节点node4通过c1单元稳定node1的状态，使得node1的状态恢复为“1”。

(3)当节点q发生软错误状态变化时，节点node1、node2的逻辑值都是正确的，根据2p-1n单元得到真值表，可知节点node3、node4的逻辑值也是正确的，因此节点node3、node4通过c3可以使节点q恢复正确的状态。

(4)由于本发明电路结构的对称性，节点node2的容错原理与节点node1相同，节点node4的容错原理与节点node3相同。

因此，本发明公开的一种高速低功耗的抗软错误锁存器设计不仅可以实现全方位容忍单节点软错误，拥有良好的稳定性，可用于时钟门控电路，拥有较高的可扩展性，并且降低了传统三模冗余方式带来的功耗、延时和面积开销。