用于判断时钟信号是否准确的检测方法和电路与流程

本发明涉及电子电路，具体但不仅限于涉及一种时钟信号的自我测试方法和电路。

背景技术：

随着计算机技术和微电子技术的迅速发展，芯片的复杂程度越来越高，在芯片的研发过程中，设计完芯片后，需要对该芯片的功能进行验证，即验证所设计的芯片是否符合预期的要求。特别是在汽车电子领域，为了确保电子系统稳定未失效，均需要内部建立自我测试系统，测试相关模块是否准确。而在很多芯片中，时钟信号是很多逻辑信号的基准，确认时钟信号是否正确工作，直接决定了芯片本身是否能正确工作，因此对芯片的验证经常需要对时钟信号的行为正确性进行验证。

图1示出了一种现有的时钟信号自我测试的模拟验证电路50的电路原理图。模拟验证电路50将时钟信号clock的计数值转换为一个电压信号，并将该电压信号和代表时钟信号clock计数标准值的参考电压信号vref比较，进而判断时钟信号clock是否准确。然而在模拟验证电路50中，基准电流源、比较器的失调值等本身都需要进一步校正和调整，同时，由于给电容充电需要一定的时间，导致验证电路50还有一定时延，进而影响对时钟信号测试的准确性。

因此，我们期待提出一种高效的时钟信号的自我测试方法及电路。

技术实现要素：

本发明一方面提供了一种用于判断时钟信号是否准确的检测方法，其中，所述检测方法包括：引入一个参考时钟信号，所述参考时钟信号的频率和被检测时钟信号的频率相同；同时对被检测时钟信号和参考时钟信号的周期分别进行计数；判断被检测时钟信号和参考时钟信号的周期计数值是否等于预设的最高计数值；以及如果被检测时钟信号和参考时钟信号其中之一的周期计数值等于预设的最高计数值，判断另一个时钟信号的周期计数值是否位于预设的最高计数值和预设的最低计数值的区间内。

本发明另一方面提供了一种用于判断时钟信号是否准确的检测电路，包括：被检测时钟信号；参考时钟信号，其中，所述参考时钟信号的频率和被检测时钟信号的频率相同；第一计数器，接收被检测时钟信号，并对被检测时钟信号的周期分别进行预设最低计数值计数和预设最高计数值计数，产生第一计数信号和第二计数信号；以及第二计数器，接收参考时钟信号，并对参考时钟信号的周期分别进行预设最低计数值计数和预设最高计数值计数，产生第三计数信号和第四计数信号；以及数字比较电路，接收第一计数信号、第二计数信号、第三计数信号和第四计数信号，并对第一计数信号、第二计数信号、第三计数信号和第四计数信号的逻辑状态进行比较，产生自检信号。

附图说明

为了更好的理解本发明，将根据以下附图对本发明进行详细描述：

图1所示为现有的时钟信号自我测试的模拟验证电路50的电路原理图；

图2所示为根据本发明一实施例的一种时钟信号自检方法100的示意框图；

图3所示为根据本发明一实施例的一种时钟信号自检电路200的示意框图；

图4所示为根据本发明一实施例的第一计数器21的电路原理图；

图5所示为根据本发明一实施例的图3所示实施例中的数字比较电路23的一个实施例500的电路原理图；

图6所示为根据本发明一实施例的图3所示实施例中的数字比较电路23的另一个实施例600的电路原理图；

图7所示为根据本发明一实施例的图3所示实施例中的数字比较电路23的又一个实施例700的电路原理图。

下面将参考附图详细说明本发明的具体实施方式。贯穿所有附图相同的附图标记表示相同的或相似的部件或特征。

具体实施方式

下面将详细描述本发明的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。在下面对本发明的详细描述中，为了更好地理解本发明，描述了大量的细节。然而，本领域技术人员将理解，没有这些具体细节，本发明同样可以实施。为了清晰明了地阐述本发明，本文简化了一些具体结构和功能的详细描述。此外，在一些实施例中已经详细描述过的类似的结构和功能，在其它实施例中不再赘述。尽管本发明的各项术语是结合具体的示范实施例来一一描述的，但这些术语不应理解为局限于这里阐述的示范实施方式。

在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本发明至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和/或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。应当理解，当称“元件”“连接到”或“耦接”到另一元件时，它可以是直接连接或耦接到另一元件或者可以存在中间元件。相反，当称元件“直接连接到”或“直接耦接到”另一元件时，不存在中间元件。相同的附图标记指示相同的元件。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。

图2所示为根据本发明一实施例的一种时钟信号自检方法100的示意框图。在图2所示实施例中，该时钟信号自检方法100中引入两个时钟信号：第一时钟信号clock1和第二时钟信号clock2。其中，第一时钟信号clock1为被检测时钟信号，用于电路系统内部需要时钟信号的应用场合，例如信号同步、逻辑计算等。第二时钟信号clock2为参考时钟信号，用于检测第一时钟信号clock1是否正确，其中第二时钟信号clock2的频率和第一时钟信号clock1的频率相同。该时钟信号自检方法100包括步骤101-105。

步骤101，同时对第一时钟信号clock1和第二时钟信号clock2的周期分别进行计数。在一个实施例中，系统将对第一时钟信号clock1的周期分别进行n计数和m计数，同时对第二时钟信号clock2的周期分别进行n计数和m计数，其中，n为预设的第一时钟信号clock1和第二时钟信号clock2的周期计数的预设最高计数值，m为预设的第一时钟信号clock1和第二时钟信号clock2的周期计数的预设最低计数值。在一个实施例中，n为大于等于2的整数，m为大于等于1小于n的整数。在一个实施例中，预设最低计数值m和预设最高计数值n之间的差值代表计数周期允许的一个误差范围。

步骤102，判断其中一个时钟信号(例如第一时钟信号clock1)的周期计数值是否等于n。如果其中一个时钟信号的周期计数值等于n，转至步骤103；否则，继续执行步骤102。

步骤103，判断另一个时钟信号(例如第二时钟信号clock2)的周期计数值是否位于预设最低计数值m至预设最高计数值n的区间内。如果另一个时钟信号的周期计数值是否位于预设最低计数值m至预设最高计数值n的计数区间内，转至步骤104；否则，执行步骤105。在本发明所保护的范围内，可通过多种方式和电路判定另一个时钟信号的周期计数值是否位于预设最低计数值m至预设最高计数值n的计数区间内。

例如，在一个实施例中，步骤103包括步骤1031-1034。在步骤1031中，系统将根据第一时钟信号clock1的n周期计数信号和m周期计数信号，产生代表第一时钟信号clock1的m周期计数值至n周期计数值的区间的第一区间计数信号。在步骤1032中，系统将根据第二时钟信号clock2的n周期计数信号和m周期计数信号，产生代表第二时钟信号clock2的m周期计数值至n周期计数值的区间的第二区间计数信号。步骤1033，判定第二时钟信号clock2的n周期计数值是否位于第一时钟信号clock1的m周期计数值至n周期计数值的区间。在一个实施例中，第一区间计数信号逻辑有效时(例如逻辑高)，判定第二时钟信号clock2的n周期计数信号是否逻辑有效(例如逻辑高)。例如，当第一区间计数信号为逻辑高时，第二时钟信号clock2的n周期计数信号也为逻辑高，则表示第二时钟信号clock2正常。步骤1034，判定第一时钟信号clock1的n周期计数值是否位于第二时钟信号clock2的m周期计数值至n周期计数值的区间。在一个实施例中，当第二区间计数信号逻辑有效时(例如逻辑高)，判定第一时钟信号clock1的n周期计数信号是否逻辑有效(例如逻辑高)。例如，当第二区间计数信号为逻辑高时，第一时钟信号clock1的n周期计数信号也为逻辑高，则表示第一时钟信号clock1正常。需要说明的是，虽然步骤1032被示意在步骤1031之后、步骤1034被示意在步骤1033之后，但是实际上步骤1032和步骤1031可以同时进行，步骤1033和步骤1034也可同时进行。

在另一个实施例中，步骤103可以包括步骤1035-步骤1038。需要说明的是，步骤1035-步骤1038是实现步骤103的另一个实施方式，和步骤1031-步骤1034各自独立。在步骤1035中，当第一时钟信号clock1的n周期计数信号有效时(例如逻辑高)，判定第二时钟信号clock2的m周期计数信号是否有效(例如逻辑高)。在步骤1036中，当第一时钟信号clock1的m周期计数信号有效时(例如逻辑高)，判定第二时钟信号clock2的n周期计数信号是否无效(例如逻辑低)。在步骤1037中，当第二时钟信号clock2的n周期计数信号有效时(例如逻辑高)，判定第一时钟信号clock1的m周期计数信号是否有效(例如逻辑高)。在步骤1038中，当第二时钟信号clock2的m周期计数信号有效时(例如逻辑高)，判定第一时钟信号clock1的n周期计数信号是否无效(例如逻辑低)。例如，当第一时钟信号clock1的n周期计数信号有效时，第二时钟信号clock2的m周期计数信号有效，且当第一时钟信号clock1的m周期计数信号有效时，第二时钟信号clock2的n周期计数信号无效，此时表示第一时钟信号clock1和第二时钟信号clock2正常，检测通过。同样地，如果当第二时钟信号clock2的n周期计数信号有效时，第一时钟信号clock1的m周期计数信号有效，且当第二时钟信号clock2的m周期计数信号有效时，第一时钟信号clock1的n周期计数信号无效，此时表示第一时钟信号clock1和第二时钟信号clock2正常，检测通过。需要说明的是，虽然步骤1037-1038被示意在步骤1035-1036之后，但是实际上步骤1035和步骤1037可以同时进行。

步骤104，对第一时钟信号clock1和第二时钟信号clock2进行计数清零，开始下一个计数周期。在一个实施例中，通过对计数器清零实现对第一时钟信号clock1和第二时钟信号clock2的计数清零。需要说明的是，给第一时钟信号clock1和第二时钟信号clock2计数的计数器，在达到各自最大溢出计数值后会溢出清零，并重新开始新的周期计数。在一个实施例中，计数器的最大溢出计数值大于预设最高计数值n。在另一个实施例中，计数器的最大溢出计数值大于预设最高计数值n，且最大溢出计数值可以与预设最高计数值n成倍数关系。在又一个实施例中，计数器的最大溢出计数值可以等于预设最高计数值n。

步骤105，发送错误报告。

图2所示的时钟信号自检方法100可以实现参考时钟信号和被检测时钟信号的互检。即，一旦参考时钟信号和被检测时钟信号中任意一个出现错误，均可以被发现。避免了在一些应用场合中，只对被检测时钟信号的正确性进行确认，而不能对参考时钟信号的正确性进行验证。在此场合中，如果参考时钟信号本身已经出错，则不能正确验证被检测时钟信号是否出错。例如，在一些应用场合，被检测时钟信号的频率降低，而参考时钟信号的频率增大。当出错的参考时钟信号的频率变为出错的被检测时钟信号的频率的两倍时，出错的参考时钟信号的周期计数值达到最大预设值后重新进行新一轮计数，此时出错的被检测时钟信号的周期计数值与出错的参考时钟信号的周期计数值仍然相等。因此，此时仅通过将被检测时钟信号的周期计数值与出错的参考时钟信号的周期计数值比较，不能判断被检测时钟信号频率降低。

图3所示为根据本发明一实施例的一种时钟信号自检电路200的示意框图。如图3所示实，时钟信号自检电路200包括第一计数器21、第二计数器22和数字比较电路23。

第一计数器21接收第一时钟信号clock1，并对第一时钟信号clock1进行周期计数，产生第一计数信号c1m和第二计数信号c1n。其中，第一计数信号c1m代表对第一时钟信号clock1的m个周期的计数值；第二计数信号c1n代表对第一时钟信号clock1的n个周期的计数值。在一个实施例中，第一计数信号c1m和第二计数信号c1n为逻辑高低电平信号。在一个实施例中，当第一时钟信号clock1的周期计数m个后，第一计数信号c1m由无效(例如逻辑低)变为有效(例如逻辑高)；当第一时钟信号clock1的周期计数n个后，第二计数信号c1n由无效(例如逻辑低)变为有效(例如逻辑高)。

第二计数器22接收第二时钟信号clock2，并对第二时钟信号clock2进行周期计数，产生第三计数信号c2m和第四计数信号c2n。其中，第三计数信号c2m代表对第二时钟信号clock2的m个周期的计数值；第四计数信号c2n代表对第二时钟信号clock2的n个周期的计数值。在一个实施例中，第三计数信号c2m和第四计数信号c2n为逻辑高低电平信号。在一个实施例中，当第二时钟信号clock2的周期计数m个后，第三计数信号c2m由无效(例如逻辑低)变为有效(例如逻辑高)；当第二时钟信号clock2的周期计数n个后，第四计数信号c2n由无效(例如逻辑低)变为有效(例如逻辑高)。

数字比较电路23接收第一计数信号c1m、第二计数信号c1n、第三计数信号c2m和第四计数信号c2n，并对第一计数信号c1m、第二计数信号c1n、第三计数信号c2m和第四计数信号c2n的逻辑状态进行比较，产生自检信号dbist。自检信号dbist为一个数字高低电平信号。在一个实施例中，当自检信号dbist为逻辑高时有效，此时逻辑高状态代表第一时钟信号clock1和第二时钟信号clock2互检通过。在另一个实施例中，当自检信号dbist为逻辑低时有效，此时逻辑低状态代表第一时钟信号clock1和第二时钟信号clock2互检通过。在一个实施例中，数字比较电路为逻辑电路，由多个逻辑模块组成。

图4所示为根据本发明一实施例的第一计数器21的电路原理图。在图4所示实施例中，第一计数器21包括k个d触发器d1-dk、m计数选择电路211和n计数选择电路212，其中，k和n的关系为：2^k大于等于n。例如，对第一时钟信号clock1和第二时钟信号clock2进行n等于64的计数，则k至少需要等于6。又如对第一时钟信号clock1和第二时钟信号clock2进行n等于100的计数，k至少需要等于7。

每个d触发器具有数据输入端d、触发输入端cp、第一输入端q、第二输出端、置位端sd和复位端rd。每个d触发器的数据输入端d耦接其第二输出端；每个d触发器的置位端sd接收置位信号用于设置计数初始值；每个d触发器的复位端rd接收复位信号用于对计数器计数清零；每个d触发器的输出端q输出计数信号(q1、q2、...或qk)。除第一触发器的输入端cp接收第一时钟信号clock1，其他d触发器的输入端cp依次耦接上一d触发器的第二输出端。

m计数选择电路211接收每个d触发器的输出端q输出的计数信号(q1、q2、...和qk)。m计数选择电路211根据需要计数的m值，选择对应的计数信号做逻辑运算，并输出第一计数信号c1m。

n计数选择电路212接收每个d触发器的输出端q输出的计数信号(q1、q2、...和qk)。n计数选择电路212根据需要计数的n值，选择对应的计数信号做逻辑运算，并输出第二计数信号c1n。

例如，当系统选择n为60时，m为56时，d触发器的个数k值最小可选择6，假定选择d个触发器d1-d6，分别在其第一输出端输出第一至第六计数信号q1-q6。m计数选择电路211在第四计数信号q4、第五计数信号q5和第六计数信号q6变为有效(例如从逻辑低变为逻辑高)时，第一计数信号c1m变为有效(例如从逻辑低变为逻辑高)。此时，第一计数信号c1m变为有效代表着计数器21对第一时钟信号clock1的周期计数值达到最低值m。n计数选择电路212在第三计数信号q3、第四计数信号q4、第五计数信号q5和第六计数信号q6变为有效(例如从逻辑低变为逻辑高)时，第二计数信号c1n变为有效(例如从逻辑低变为逻辑高)。此时，第二计数信号c1n变为有效代表着计数器21对第一时钟信号clock1周期计数值达到最高值n。

本领域一般技术人员可以明白，第二计数器22的电路原理图和第一计数器21的电路原理图结构相同。当第二计数器22中的第一d触发器的触发计数端cp接收第二时钟信号clock2时，第二计数器22将产生第三计数信号c2m和第四计数信号c2n。这里不再累述。

图5所示为根据本发明一实施例的图3所示实施例中的数字比较电路23的一个实施例500的电路原理图。如图5所示，数字比较电路500包括第一异或门501、第二异或门502、第一锁存器503、第二锁存器504和或门505。

第一异或门501接收第一计数信号c1m和第二计数信号c1n，并对第一计数信号c1m和第二计数信号c1n做逻辑运算，输出第一区间计数信号c1m-n。第一区间计数信号c1m-n为逻辑高低电平信号，在一个实施例中，当第一计数信号c1m和第二计数信号c1n的逻辑状态不同时，第一区间计数信号c1m-n为逻辑高。

第二异或门502接收第三计数信号c2m和第四计数信号c2n，并对第三计数信号c2m和第四计数信号c2n做逻辑运算，输出第二区间计数信号c2m-n。第二区间计数信号c2m-n为逻辑高低电平信号，在一个实施例中，当第三计数信号c2m和第四计数信号c2n的逻辑状态不同时，第二区间计数信号c2m-n为逻辑高。

第一锁存器503，具有数据输入端d、时钟输入端cp和输出端。第一锁存器503的数据输入端d接收第一区间计数信号c1m-n，第一锁存器503的时钟输入端cp接收第四计数信号c2n，并在输出端输出第一自检信号dbist1。在一个实施例中，第一锁存器503为上升沿触发的d锁存器dff，当第四计数信号c2n的上升沿来临时，d锁存器dff在输出端输出数据输入端d接收的数据，即：当第四计数信号c2n的上升沿来临时，第一自检信号dbist1和第一区间计数信号c1m-n的逻辑状态相同。在一个实施例中，当第一自检信号dbist1为逻辑高时，代表第二时钟信号clock2的n周期计数值位于第一时钟信号clock1周期计数区间m-n之间。

第二锁存器504，具有数据输入端d、时钟输入端cp和输出端。第二锁存器504的数据输入端d接收第二区间计数信号c2m-n，第二锁存器504的时钟输入端cp接收第二计数信号c1n，并在输出端输出第二自检信号dbist2。在一个实施例中，第二锁存器504为上升沿触发的d锁存器dff，当第二计数信号c1n的上升沿来临时，d锁存器dff在输出端输出数据输入端d接收的数据，即：当第二计数信号c1n的上升沿来临时，第二自检信号dbist2和第二区间计数信号c2m-n的逻辑状态相同。在一个实施例中，当第二自检信号dbist2为逻辑高时，代表第一时钟信号clock1的n周期计数值位于第二时钟信号clock2周期计数区间m-n之间。

或门505接收第一自检信号dbist1和第二自检信号dbist2，并对第一自检信号dbist1和第二自检信号dbist2做逻辑运算，输出自检信号dbist。自检信号dbist为逻辑高低电平信号，在一个实施例中，当第一自检信号dbist1和第二自检信号dbist2任意一个为逻辑高时，自检信号dbist为逻辑高，表示第一时钟信号clock1和第二时钟信号clock2准确，自检合格。

图6所示为根据本发明一实施例的图3所示实施例中的数字比较电路23的一个实施例600的电路原理图。如图6所示，数字比较电路600包括第三锁存器601、第四锁存器602、反相器603和与门604。

第三锁存器601，具有数据输入端d、时钟输入端cp和输出端。第三锁存器601的数据输入端d接收第三计数信号c2m，第三锁存器601的时钟输入端cp接收第二计数信号c1n，并在输出端输出第三自检信号dbist3。在一个实施例中，第三锁存器601为上升沿触发的d锁存器dff，当第二计数信号c1n的上升沿来临时，d锁存器dff在输出端输出数据输入端d接收的数据，即：当第二计数信号c1n的上升沿来临时，第三自检信号dbist3和第三计数信号c2m的逻辑状态相同。

第四锁存器602，具有数据输入端d、时钟输入端cp和输出端。第四锁存器602的数据输入端d接收第四计数信号c2n，第四锁存器602的时钟输入端cp接收第一计数信号c1m，并在输出端输出第四自检信号dbist4。在一个实施例中，第四锁存器602为上升沿触发的d锁存器dff，当第一计数信号c1m的上升沿来临时，d锁存器dff在输出端输出数据输入端d接收的数据，即：当第一计数信号c1m的上升沿来临时，第四自检信号dbist4和第四计数信号c2n的逻辑状态相同。

反相器603接收第四自检信号dbist4，并对第四自检信号dbist4做反相逻辑运算，输出第五自检信号dbist5。

与门604接收第三自检信号dbist3和第五自检信号dbist5，并对第三自检信号dbist3和第五自检信号dbist5做逻辑运算，输出自检信号dbist。自检信号dbist为逻辑高低电平信号，在一个实施例中，当第三自检信号dbist3和第五自检信号dbist5同时为逻辑高时，自检信号dbist为逻辑高，表示第一时钟信号clock1和第二时钟信号clock2准确，自检合格。也即是说：当第二计数信号c1n的上升沿来临时，第三计数信号c2m为逻辑高，同时当第一计数信号c1m的上升沿来临时，第四计数信号c2n为逻辑低，此时表示第一时钟信号clock1和第二时钟信号clock2自检合格。

图7所示为根据本发明一实施例的图3所示实施例中的数字比较电路23的一个实施例700的电路原理图。如图7所示，数字比较电路700包括第五锁存器701、第六锁存器702、反相器703和与门704。

第五锁存器701，具有数据输入端d、时钟输入端cp和输出端。第五锁存器701的数据输入端d接收第一计数信号c1m，第五锁存器701的时钟输入端cp接收第四计数信号c2n，并在输出端输出第六自检信号dbist6。在一个实施例中，第五锁存器701为上升沿触发的d锁存器dff，当第四计数信号c2n的上升沿来临时，d锁存器dff在输出端输出数据输入端d接收的数据，即：当第四计数信号c2n的上升沿来临时，第六自检信号dbist6和第一计数信号c1m的逻辑状态相同。

第六锁存器702，具有数据输入端d、时钟输入端cp和输出端。第六锁存器702的数据输入端d接收第二计数信号c1n，第六锁存器702的时钟输入端cp接收第三计数信号c2m，并在输出端输出第七自检信号dbist7。在一个实施例中，第六锁存器702为上升沿触发的d锁存器dff，当第三计数信号c2m的上升沿来临时，d锁存器dff在输出端输出数据输入端d接收的数据，即：当第三计数信号c2m的上升沿来临时，第七自检信号dbist7和第二计数信号c1n的逻辑状态相同。

反相器703接收第七自检信号dbist7，并对第七自检信号dbist7做反相逻辑运算，输出第八自检信号dbist8。

与门704接收第七自检信号dbist7和第八自检信号dbist8，并对第七自检信号dbist7和第八自检信号dbist8做逻辑运算，输出自检信号dbist。自检信号dbist为逻辑高低电平信号，在一个实施例中，当第七自检信号dbist7和第八自检信号dbist8同时为逻辑高时，自检信号dbist为逻辑高，表示第一时钟信号clock1和第二时钟信号clock2准确，自检合格。也即是说：当第四计数信号c2n的上升沿来临时，第一计数信号c1m为逻辑高，同时当第三计数信号c2m的上升沿来临时，第二计数信号c1n为逻辑低，此时表示第一时钟信号clock1和第二时钟信号clock2自检合格。

虽然已参照几个典型实施例描述了本发明，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本发明能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。