1.一种用于判断时钟信号是否准确的检测方法，其中，所述检测方法包括：
引入一个参考时钟信号，所述参考时钟信号的频率和被检测时钟信号的频率相同；
同时对被检测时钟信号和参考时钟信号的周期分别进行计数；
判断被检测时钟信号和参考时钟信号的周期计数值是否等于预设的最高计数值；以及
如果被检测时钟信号和参考时钟信号其中之一的周期计数值等于预设的最高计数值，判断另一个时钟信号的周期计数值是否位于预设的最高计数值和预设的最低计数值的区间内。
2.如权利要求1所述的检测方法，其中，同时对被检测时钟信号和参考时钟信号分别进行计数的步骤包括：
对被检测时钟信号的周期分别进行预设的最低计数值计数和预设的最高计数值计数，产生第一计数信号和第二计数信号；以及
对参考时钟信号的周期分别进行预设的最低计数值计数和预设的最高计数值计数，产生第三计数信号和第四计数信号。
3.如权利要求2所述的检测方法，其中，判断另一个时钟信号的周期计数值是否位于预设的最高计数值和预设的最低计数值的区间的步骤包括：
根据第一计数信号和第二计数信号，产生第一区间计数信号，所述第一区间计数信号代表被检测时钟信号周期预设的最高计数值和预设的最低计数值之间的区间；
根据第三计数信号和第四计数信号，产生第二区间计数信号，所述第二区间计数信号代表参考时钟信号周期预设的最高计数值和预设的最低计数值之间的区间；
当第四计数信号从无效变为有效的时刻，判断第一区间计数信号是否有效；以及
当第二计数信号从无效变为有效的时刻，判断第二区间计数信号是否有效。
4.如权利要求2所述的检测方法，其中，判断另一个时钟信号的周期计数值是否位于预设的最高计数值和预设的最低计数值的区间内的步骤包括：
当第二计数信号从无效变为有效的时刻，判断第三计数信号是否有效；以及
当第一计数信号从无效变为有效的时刻，判断第四计数信号是否无效。
5.如权利要求2所述的检测方法，其中，判断另一个时钟信号的周期计数值是否位于预设的最高计数值和预设的最低计数值之间的区间内的步骤包括：
当第四计数信号有效时，判断第一计数信号是否有效；以及
当第三计数信号有效时，判断第二计数信号是否无效。
6.如权利要求1所述的检测方法，还包括：
当另一个时钟信号的周期计数值位于预设的最高计数值和预设的最低计数值的区间内，重新开始对被检测时钟信号和参考时钟信号进行计数。
7.一种用于判断时钟信号是否准确的检测电路，包括：
被检测时钟信号；
参考时钟信号，其中，所述参考时钟信号的频率和被检测时钟信号的频率相同；
第一计数器，接收被检测时钟信号，并对被检测时钟信号的周期分别进行预设的最低计数值计数和预设的最高计数值计数，产生第一计数信号和第二计数信号；
第二计数器，接收参考时钟信号，并对参考时钟信号的周期分别进行预设的最低计数值计数和预设的最高计数值计数，产生第三计数信号和第四计数信号，其中第一计数器和第二计数器同时开始计数；以及
数字比较电路，接收第一计数信号、第二计数信号、第三计数信号和第四计数信号，并对第一计数信号、第二计数信号、第三计数信号和第四计数信号的逻辑状态进行比较，产生自检信号。
8.如权利要求7所述的检测电路，其中，所述数字比较电路包括：
第一异或门，接收第一计数信号和第二计数信号，并对第一计数信号和第二计数信号做逻辑异或运算，输出第一区间计数信号；
第二异或门，接收第三计数信号和第四计数信号，并对第三计数信号和第四计数信号做逻辑异或运算，输出第二区间计数信号；
第一锁存器，具有数据输入端、时钟输入端和输出端，第一锁存器的数据输入端接收第一区间计数信号，第一锁存器的时钟输入端接收第四计数信号，第一锁存器在输出端输出第一自检信号；
第二锁存器，具有数据输入端、时钟输入端和输出端，第二锁存器的数据输入端接收第二区间计数信号，第二锁存器的时钟输入端接收第二计数信号，第二锁存器在输出端输出第二自检信号；以及
或门，接收第一自检信号和第二自检信号，并对第一自检信号和第二自检信号做逻辑或运算，输出自检信号。
9.如权利要求7所述的检测电路，其中，所述数字比较电路包括：
第三锁存器，具有数据输入端、时钟输入端和输出端，其中，第三锁存器的数据输入端接收第三计数信号，第三锁存器的时钟输入端接收第二计数信号，第三锁存器在输出端输出第三自检信号；
第四锁存器，具有数据输入端、时钟输入端和输出端，其中，第四锁存器的数据输入端接收第四计数信号，第四锁存器的时钟输入端接收第一计数信号，第四锁存器在输出端输出第四自检信号；
第一反相器，接收第四自检信号，并对第四自检信号做反相逻辑运算，输出第五自检信号；以及
与门，接收第三自检信号和第五自检信号，并对第三自检信号和第五自检信号做逻辑与运算，输出自检信号。
10.如权利要求7所述的检测电路，其中，所述数字比较电路包括：
第五锁存器，具有数据输入端、时钟输入端和输出端，其中，第五锁存器的数据输入端接收第一计数信号，第五锁存器的时钟输入端接收第四计数信号，第五锁存器在输出端输出第六自检信号；
第六锁存器，具有数据输入端、时钟输入端和输出端，其中，第六锁存器的数据输入端接收第二计数信号，第六锁存器的时钟输入端接收第三计数信号，第六锁存器在输出端输出第七自检信号；
反相器，接收第七自检信号，并对第七自检信号做反相逻辑运算，输出第八自检信号；以及
与门，接收第七自检信号和第八自检信号，并对第七自检信号和第八自检信号做逻辑运算，输出自检信号。