一种基于氮化镓工艺集成电路的输出级电路及其级联应用的制作方法

本发明涉及功率集成电路及栅驱动电路，特别涉及一种基于氮化镓工艺集成电路的输出级电路及其级联应用。

背景技术：

氮化镓材料被公认为第三代功率半导体材料，氮化镓功率器件具有高速、高可靠、低损耗的特点。传统氮化镓功率器件的驱动方式是采用硅基驱动芯片来控制分立的氮化镓器件，但硅基驱动芯片工作频率不足及多芯片连接的寄生效应，使得系统高频特性受限及可靠性较差。为解决以上问题，往往需要通过缩小工艺线宽、采用多层布线、无引线多芯片封装等技术，但这不可避免地带来了芯片成本、面积的大幅提升。采用氮化镓工艺，对驱动电路与功率器件进行全集成可以有效地解决上述问题，这就是基于氮化镓工艺的集成电路。

由于氮化镓工艺制程的限制，电路设计中缺少p型氮化镓场效应晶体管。在缺少p型氮化镓场效应晶体管的前提下，输出电路须采用由两个串联的n型氮化镓场效应晶体管构成的图腾柱式结构，该结构的输出节点为上管源极与下管漏极的连接点。上下两个管子采用互补的信号进行驱动。例如：当下管的输入为低电平时，上管的输入为高电平，下管关闭，上管开启。由于上管是n型氮化镓场效应晶体管，上管的源极电位会比栅极电位约低一个晶体管的阈值电压，这会使得输出信号的高电平低于电源电位，不利于正常地驱动后级电路或其它功率器件。

传统自举负载倒相器电路利用电容两端电压不能突变的特点，抬升图腾柱式输出结构上管的驱动电压，可以保证上管的正常开启，输出高电平为正常的电源电位。但是在输入信号为高电平时，由于结构的缺陷上管栅极电位不为地电位，导致上管无法彻底关闭，这会使得输出信号的低电平高于地电位，同样不利于芯片整体的可靠性。

技术实现要素：

本发明的目的之一在于提供一种基于氮化镓工艺集成电路的输出级电路，可以克服传统图腾柱式输出电路在输出高电平电压存在阈值损失以及传统的自举结构输出低电平电压高于地电位的问题，提升基于氮化镓工艺的功率集成电路的可靠性。

本发明的目的之二在于提供一种基于上述输出级电路的级联电路，该级联电路主要应用于大电流输出的场合，能够提升大尺寸图腾柱式输出结构的开关速度，降低输出级电路的传输延时。

本发明的目的通过以下技术方案实现：一种基于氮化镓工艺集成电路的输出级电路，包括自举单元和图腾柱式输出单元，图腾柱式输出单元设有两个串联的n型氮化镓场效应晶体管m3和m4构成的图腾柱式结构，氮化镓场效应晶体管m4的漏极连接电源vdd，氮化镓场效应晶体管m4的源极连接氮化镓场效应晶体管m3的漏极并作为输出级的输出端out，氮化镓场效应晶体管m3的源极接地，氮化镓场效应晶体管m3的栅极连接控制信号in3，自举单元用于抬升图腾柱式输出单元中氮化镓场效应晶体管m4的驱动电压，氮化镓场效应晶体管m4的栅极连接自举单元的输出；

其特征在于：自举单元采用双支路结构，包括氮化镓场效应晶体管m1和m2，氮化镓阻性器件r1和r2，氮化镓工艺电容即自举电容c1和氮化镓二极管d1；氮化镓场效应晶体管m1的漏极连接氮化镓阻性器件r1的一端和氮化镓工艺电容c1的一端，氮化镓阻性器件r1的另一端连接电源vdd，氮化镓场效应晶体管m1的栅极连接控制信号in1，氮化镓场效应晶体管m1的源极接地，氮化镓场效应晶体管m2的源极接地，氮化镓场效应晶体管m2的栅极连接控制信号in2,氮化镓场效应晶体管m2的漏极连接氮化镓阻性器件r2的一端并作为自举单元的输出端连接图腾柱式输出单元中氮化镓场效应晶体管m4的栅极，氮化镓阻性器件r2的另一端连接氮化镓工艺电容c1的另一端和氮化镓二极管d1的负极，氮化镓二极管d1的正极连接电源vdd。

所述氮化镓场效应晶体管m1、m2、m3和m4均为增强型氮化镓场效应晶体管。

所述控制信号in1、in2和in3均为来自前级的输出信号，为同相位信号且与自举单元的输出信号相位差180度。

所述氮化镓阻性器件r1和r2包括氮化镓电阻、二极管连接方式的耗尽型或增强型氮化镓场效应晶体管、栅极固定电压偏置的耗尽型或增强型氮化镓场效应晶体管以及氮化镓工艺下的其它材料电阻包括金属膜电阻和多晶硅电阻。

一种氮化镓工艺集成电路的输出级电路的级联应用，其特征在于：将一个以上的氮化镓工艺集成电路的输出级电路级联，两个相邻的输出级电路之间设置级间耦合的加速管，加速管的栅极与前一级输出级电路中自举单元的输出端连接，加速管的漏极与后一级输出级电路中氮化镓二极管的负极连接，加速管的源极与后一级输出级电路中自举单元的输出端连接。

所述加速管采用氮化镓器件，包括耗尽型氮化镓场效应晶体管或增强型场效应晶体管。

所述级联电路中，加速管的尺寸逐级增加。

所述级联电路中，每一级输出级电路中的氮化镓工艺电容c1的值逐级增加。

所述级联电路中，每一级输出级电路中的图腾柱式输出单元中的增强型氮化镓场效应晶体管尺寸逐级增加。

与现有技术相比，本发明的优点及有益效果是：

本发明采用了双支路的自举电路结构，利用自举电容c1两端电压不能突变的特点，在不使用额外电源的情况下，抬升图腾柱式输出单元上管m4的控制电平，使得m4的栅极电位可以高于电源电压vdd，从而确保图腾柱式输出结构中的上、下两个增强型氮化镓场效应晶体管具有相同的电流能力，且输出的高低电平没有损失，消除了传统基于氮化镓工艺的集成电路中图腾柱式输出电路输出高电平时由于上管不完全导通而引起的输出高电平损失以及传统自举负载电路输出低电平电压高于地电位的问题，提升氮化镓全集成驱动芯片的可靠性。

本发明基于氮化镓工艺的输出级的级联电路，以上述双支路的自举电路结构的基于氮化镓工艺的输出级的单级电路为基本单元逐级连接，主要应用于驱动大电流输出、大尺寸图腾柱式输出结构的场合，利用前一级图腾柱式输出结构高侧管的驱动信号控制加速管，降低本级图腾柱式输出结构高侧管开启时的串联阻抗，既保证了电路静态时的低功耗，又提升了输出信号的上升速度，减弱了大尺寸图腾柱式输出结构的栅极寄生电容对开关速度的影响。通过加速管的辅助作用，降低图腾柱式输出电路高侧管栅极充电回路的电阻，提升驱动电路输出信号的上升速度，降低传输延时。

附图说明

图1是本发明基于氮化镓工艺集成电路的输出级电路的应用场景；

图2是现有技术中一种典型的氮化镓图腾柱式输出电路；

图3是现有技术中一种典型的氮化镓图腾柱式输出电路的关键节点波形示意图；

图4是本发明基于氮化镓工艺的输出级电路结构图；

图5是本发明基于氮化镓工艺的输出级电路的关键节点波形示意图；

图6是本发明基于图4氮化镓工艺的输出级电路级联应用结构图(n＝3)。

具体实施方式

以下结合附图对本发明的原理和特征进行描述，所举的实例只用于解释本发明，并非用于限定本发明的范围。

参看图1，为现有技术一种典型的全集成驱动芯片功能框图。增强型氮化镓场效应晶体管mh、ml为片上集成的氮化镓功率管，mh的漏极与ml的源极接连接，构成典型的半桥结构，该连接点同时作为半桥结构的输出节点。vpwm信号是来自脉冲调制器的脉冲调制信号，该信号作为该驱动芯片的输入信号。vpwm信号经输入逻辑处理电路、电平移位电路、低侧控制电路、高侧控制电路、低侧驱动电路和高侧驱动电路的处理后，产生增强型氮化镓场效应晶体管mh、ml的栅极控制信号。其中，高、低侧驱动电路模块为该芯片的输出级驱动电路，均可采用本发明电路来实现，高、低侧驱动电路模块结构相同，但是部分晶体管的尺寸会根据实际指标要求有所差别。高、低侧驱动电路输入来自于前级逻辑电路，其输出端直接与氮化镓功率管mh、ml的栅极相连接，应具有低延时、高可靠性、可实现大电流输出的特点。

图2是一种现有技术下的基于氮化镓工艺的图腾柱式输出级电路，该电路包含氮化镓工艺电容c2(自举电容)、氮化镓二极管d2和由增强型氮化镓场效应晶体管m12、m11构成的图腾柱式输出结构。该电路输入端in4输入控制信号，输出端口out输出驱动信号。该电路采用电容c2自举的原理，将氮化镓场效应晶体管m12、m11构成的图腾柱式输出结构的高侧管m12栅极电位抬升，以保证输出节点out输出高电平能够达到电源电位vdd。当输入端in4输入高电平时，m11管开启，自举电容c2被充电，此时高侧管m12栅极电位仍然保持在较高电位，m12无法完全关闭，因此输出节点out输出的低电平无法达到地电位，会比地电位高出δv1,δv1的大小与m11、m12的尺寸及m11栅极控制电压相关，约为100多mv。

图3是图2所示电路的关键节点波形示意图。该图展示了输入端in4的波形与输出端out的波形。out端得到的波形在相位上与输出波形反相，但是其低电平的电压值无法达到地电位，会比地电位高出δv1。

如图4所示，本发明中基于氮化镓工艺的输出级基于电容c1自举原理，抬升图腾柱式输出结构的上管m4栅极电压，电路结构包括自举单元和图腾柱式输出单元。其中图腾柱式输出单元与现有技术相同，包含一对串联的氮化镓场效应晶体管，高侧氮化镓场效应晶体管m4源极与低侧氮化镓场效应晶体管m3漏极相连，并作为图腾柱式输出结构的输出节点。

本发明中基于氮化镓工艺的输出级电路可以应用于基于氮化镓工艺的集成电路，并输出正常高、低电平的工作原理是：

该电路包含三个输入信号端in1、in2、in3，在这里假定三个输入端输入相同的信号，该信号用vin来表示，根据vin输入电压的不同主要有下面两种情况，其中“1”代表高电平，正常的高电平应该约等于电源电位vdd；“0”代表低电平，正常的低电平应该约等于地电位：

情况一：vin＝“1”

氮化镓场效应晶体管m1、m2、m3开启，其中，m1管的开启，将节点1拉低，电容c1开始充电；m2管的开启，将节点3拉低，保证图腾柱式输出结构上管m4栅极控制信号为低电平，确保m4管的关断。m4管关断，m3管开启，图腾柱式输出结构输出节点out输出正常的低电平。

情况二：vin＝“0”

氮化镓场效应晶体管m1、m2、m3关闭，其中，m1管的关闭，将自举电容c1的节点1电位抬升至电源电位vdd，由于电容c1的自举作用，以及二极管d1单向导通的特点，节点2电位被抬升至vdd+δv2，其中δv2为自举电容的抬升电压，可以通过选取适当的电容c1的容值以及阻性元件r1、r2的阻值，来调整δv2的大小。m4管栅极连接节点3，该节点电位约为vdd+δv2，该电位能够为m4管提供足够的栅源电压，以保证m4管的正常开启。m4管正常开启，m3管关断，图腾柱式输出结构输出节点out输出正常的高电平。

图5是本发明电路图4的关键节点波形示意图。该图展示了输入端in1、in2、in3的波形，节点3的波形，以及输出端out1的波形。输入端in1、in2、in3的波形相同，节点3与输出端out1端得到的波形在相位上与输入波形反相。节点3输出波形的高电平比电源电压vdd高出δv2，从而保证能够给图腾柱式输出结构上管m4提供足够的栅源电压，进而保证了输出端out1波形的高电平是正常的电源电压vdd。输出端out1得到波形的高、低电平分别为vdd与0，为正常的电源电压与地电位，传统结构的缺陷得到了消除。

如果增加图4所示驱动电路中图腾柱式输出单元晶体管的宽长比，是提升本发明输出级电路驱动能力的有效手段。但是在相同的栅极长度条件下，氮化镓场效应晶体管的宽长比越大，栅极寄生电容也越大。在相同的栅极驱动电流条件下，大尺寸晶体管的开关速度更低，信号传输延时更大。因此在有较大输出驱动电流需求的场合下，可以采用该输出级电路的级联形式，来避免延时增大的问题。如图6所示，为本发明的基于氮化镓工艺的输出级电路的级联结构，基于图4氮化镓工艺的输出级电路为基本单元，主要应用于驱动大电流输出的场合，通过加速管的辅助作用，为图4中节点2与节点3之间提供低阻通路，降低图腾柱式输出单元高侧管栅极充电回路的等效电阻，以此来提升大尺寸图腾柱式输出结构上管m4栅极充电电流，提升out端输出信号的上升速度。

如图6所示，为本发明的基于氮化镓工艺的输出级电路的级联结构，基于图4氮化镓工艺的输出级电路为基本单元，主要应用于驱动大电流输出的场合，通过加速管的辅助作用，为图4中节点2与节点3之间提供低阻通路，降低图腾柱式输出单元高侧管栅极充电回路的等效电阻，以此来提升大尺寸图腾柱式输出结构上管m4栅极充电电流，提升out端输出信号的上升速度。

参看图6，本发明中基于氮化镓工艺的输出级级联电路可以应用于基于氮化镓工艺的集成电路，并提升输出信号上升速度，降低传输延时的原理是：以三级(n＝3)图4电路级联的输出级级联电路为例，每一级电路的结构均与图4电路结构相同。在每两个相邻的图4电路之间设置加速管。加速管的栅极与前一级电路中的自举单元输出端连接，加速管的漏极与后一级电路中的自举单元氮化镓二极管的负极连接，加速管的源极与后一级电路中的自举单元的输出端连接。每一级图4电路包含3个控制信号输入端。n级输出级级联电路包含3n个输入端，输入为同相位控制信号，该控制信号经过对应输出级电路中的自举单元处理，获得一个输出信号，该输出信号相位与控制信号相位相差180度，信号低电平近似等于接地端gnd电位，高电平为vdd+δv，其中vdd为电源端vdd电位，δv为每个输出级电路中自举电路中氮化镓工艺电容两端的电位差，该输出信号驱动该输出级电路中图腾柱式输出单元的上管。

情况一：vin＝“1”

氮化镓场效应晶体管m1、m2、m3全部开启，电容c1被充电，节点3、6、9为低电平，加速管m100、加速管m200和氮化镓场效应晶体管m4的栅极电位被拉低。

情况二：vin＝“0”

氮化镓场效应晶体管m1、m2、m3全部关闭，节点1、4、7电位被抬升至接近电源电压vdd，而节点2、5、7电位被抬升至vdd+δv2，其中δv2为自举电容的抬升电压，可以通过适当地选取电容c1的容值以及阻性元件的阻值，来调整δv2的大小。自举电容c1经电阻r2给m4栅极充电。为了增加大尺寸图腾柱式输出结构的栅极充电速度，应当减小r1的电阻值，但这会带来静态功耗的增加。图6中的案例通过加速管m100，为第二级驱动电路图腾柱式输出结构上管栅极提供低阻充电回路；通过加速管m200，为第三级驱动电路图腾柱式输出结构上管栅极提供低阻充电回路，提升了图腾柱式输出结构上管的充电速度，降低开关延时。

通常来讲，两级级联的输出级级联电路的输出能力就已经足够，但是考虑到输出端口的图腾柱式输出结构采用大尺寸晶体管，需要的栅极充电电流更大，这会对加速管的尺寸产生更大的要求，驱动大尺寸的加速管也会对前一级电路的电流能力提出更大的需求，因此在某些情况下也可以采用三级或更多级的输出级级联电路结构。在这种情况下，需要逐级提升驱动能力，因此各级加速管的尺寸、各级输出级电路中图腾柱式输出电路的尺寸和自举电容c1的容值需要逐级增加,具体增加的比例应根据驱动电流大小、芯片面积、延时等指标要求折衷考虑。

以上所述仅为本发明的优选实例而已，并不限于本发明，对于本领域的技术人员来说，本发明可有各种更改和变化，凡在本发明的精神和原则之内所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。