专利名称：高速高精度模数变换器的制作方法
技术领域：
本发明属于一种编码电路，用于将模拟信号变换成与其量相应的二进制数字信号。
背景技术：
虽然模数变换器(ADC)的结构目前已有很多种，但高速模数变换器往往需使用多个比较器，如所谓的闪电ADC(Flash ADC)。这种结构下比较器的数目与模数变换器的精度位数成指数关系增长，因此很难实现高精度。可行的办法，是使用两个低精度的高速ADC通过二次变换原理实现高精度。具体过程是1.通过一个ADC(粗变换ADC)对输入的模拟信号进行一次粗变换，得到输入模拟信号的高位部分数字化值。2.利用数模变换器(DAC)将粗结果转换成相应的模拟信号，去减原始的输入模拟信号以得到残差，并将残差放大若干倍。3.通过另一个ADC(精变换ADC)对放大后的残差信号做模数变换，得到输入模拟信号的低位部分数字化值。将两次低精度的变换值相组合，即可得到高精度的结果。由于上述过程中各个步骤顺序进行，使高精度ADC的整体速度比其内部子ADC的速度慢了很多。
为了提高二次变换型模数变换器的速度，已有一些发明从不同角度对其进行了改进。如专利号为4，862，171的美国专利，它将模数变换器内部的粗变换ADC与DAC紧密相联，形成了所谓的A/D/A单元，因而提高了局部的粗变换与数模重建过程的速度。但是已有发明的改进从本质上讲仍属顺序变换性质，在结构上没有根本变化。
发明概述高速高精度模数变换器是对上述传统的二次变换型ADC的重大改进，它使模数变换的各个具体过程并行进行，从而缩短了整体模数变换时间，提高了变换速度。一般情况下，并行的实现往往是以增加相当的硬件为代价。在本发明中，除增加一定的采样保持单元外，与传统的二次变换型ADC相比并未使用更多的硬件单元。因而在提高速度的同时，又充分发挥了电路各单元的功能。
传统的二次变换型模数变换器在进行模数变换过程中，第一次粗变换必须等待采样保持单元(下面简称采保单元)完成采样操作后才能进行，第二次精变换也必须等待第一次粗变换完成后才能开始。这样一次模数变换过程需顺序完成上述三个步骤。而实际上进行第一次粗变换时精变换ADC处于空闲状态，进行第二次精变换时粗变换ADC也处于空闲状态。
本发明的关键在于采用三个采保单元，这样在某一采保单元对当前时刻的输入模拟信号进行采样操作时，粗变换ADC可以对上一时刻信号(保持在另一个采保单元中)进行粗变换，精变换ADC也可以对上上时刻信号(保持在第三个采保单元中)进行精变换。这种并行的操作过程显然提高了二次变换型高精度模数变换器的整体速度。
为了实现上述操作，本发明的每个采保单元的信号输入端均与输入模拟信号相联;这些采保单元的信号输出端则与粗变换ADC及精变换ADC相联。这里后者的相联不是简单的相联，而是通过模拟开关单元相联。这样共有六个模拟开关单元。各个采保单元与各个模拟开关单元由时序控制单元控制。粗变换ADC与精变换ADC的输出数字信号送入组合逻辑单元，该单元内含必要的寄存器及必要的逻辑控制，用以完成对两个子ADC(粗变换ADC及精变换ADC)的输出数字信号的处理并使其产生完整的高精度数字化值。
本发明中还包含一个高精度数模变换器(DAC)单元，该单元内含数据寄存器，它可以迅速锁存粗变换ADC的结果，以便释放粗变换ADC使其可以进行下一次变换。DAC单元的数据寄存器由时序控制单元控制，使其与其它单元协调工作。此外本发明还使用一个差分放大器单元，它将保持在采保单元上的输入模拟信号与DAC单元输出的模拟信号相减，并将差值放大若干倍输出到精变换ADC的输入端。这里的放大倍数的选择有赖于粗变换ADC的精度。
在本发明中，将输入的模拟信号变换成为输出的数字信号的过程可以细分为如下几个具体过程1.采样操作该过程将输入的模拟信号加以采样并保持在某一采保单元上。
2.模拟开关动作该过程将粗变换ADC与1中所述采保单元接通，并将粗变换ADC与其它采保单元断开。
3.粗变换该过程对输入的模拟信号进行第一次模数变换，此模拟信号保持在1中所述采保单元内。
4.数据存储该过程将粗变换的结果保存在组合逻辑单元及DAC单元的内部寄存器中，以使粗变换ADC可以进行下一次变换。
5.模拟开关动作该过程将1中所述采保单元内保持的输入信号送入到精变换ADC中(通过差分放大器单元)，并将其它采保单元与精变换ADC断开。在过程4及5的同时DAC单元进行数模变换过程，建立与粗变换结果相对应的模拟信号。
6.精变换该过程对输入信号进行第二次模数变换，此信号保持在1中所述采保单元内。
7.数据存储该过程将精变换的结果保存在组合逻辑单元的内部寄存器中。
8.数据输出该过程将两次变换的结果加以组合，产生完整的高精度数字化值，此数字化值做为高速高精度模数变换器的最后结果输出到外部。在这一过程中，1中所述采保单元已被释放，开始新的采样操作。同时在这一过程中，外部的数据存储单元也可以对最后的变换结果进行存储，从而使外部的数据存储与模数变换器的内部变换过程并行。
上述具体过程的顺序执行可以完成一次高精度模拟量到数字量的变换。在变换的过程中第二次高精度模数变换不必等待第一次结束后才开始，而是可以让各次之间并行执行。这种并行执行的过程十分类似于先进的中央处理机(CPU)对指令的处理过程。
图1描述了四个顺序执行的模数变换过程的并行执行情况，借以说明这种并行的具体含义。图中对模数变换各具体过程的编号与上述编号相同。从图中可以看到，每一时刻都有三个信号处于模数变换过程，但它们又分别处于不同的具体过程。其中，T0为第一个模数变换过程的具体过程4的结束时刻;T1为第二个模数变换过程的具体过程2的开始时刻;T2为第一个模数变换过程的具体过程7的结束时刻;T3为第二个模数变换过程的具体过程5的开始时刻;T4为第四个模数变换过程的具体过程1的开始时刻;T5为第一个模数变换过程的具体过程8的结束时刻;T6为第二个模数变换过程的具体过程7的开始时刻;
图1所示的并行过程需满足一定的条件方可进行。这些条件罗列如下，它们限定了并行过程之间的时间关系。
条件1T0早于T1。
条件2T2早于T3。
条件3T2早于T4。
条件4T5早于T6。
条件1的原因是粗变换ADC在其变换结果没有被保存完毕之前不能接收下一个信号。条件2的原因是精变换ADC在其变换结果没有被保存完毕之前不能接收下一个信号。条件3的原因是任一采保单元的信号没有完成第二次变换(精变换)并保存结果之前该采保单元不能开始采样下一个信号。条件4的原因是精变换ADC的变换结果一旦开始送入组合逻辑单元进行存储并继而产生下一个完整的高精度数字化值时，前一个高精度数字化值的输出便宣告结束。
如果假定模数变换的具体过程2与具体过程5、具体过程3与具体过程6、具体过程4与具体过程7分别耗时相等，则各并行过程间的时间关系较宜掌握。事实上这种假定是便于实现和合乎情理的。在这种假定下，从条件3可以方便地看出最大允许采样时间＝模拟开关动作时间+子模数变换时间+数据存储时间(这里子模数变换时间指精变换或粗变换的时间)。同时，高精度模数变换器的最小整体变换时间＝模拟开关动作时间+子模数变换时间+数据存储时间。一般情况下，模拟开关动作时间比采样时间小很多，数据存储时间比子模数变换时间小很多。此外应该注意到，在模数变换器的实际使用中采样时间及数据存储时间是无法省略掉的。在前面具体过程8的介绍中已经提到，本发明之高速高精度模数变换器在实际使用中，外部的数据存储操作与内部的变换过程可并行进行。此外，在实际使用中，本发明之模数变换器不需额外采样时间。本发明之模数变换器的变换时间就是实际使用中的变换时间。所以可以认为本发明之高速高精度模数变换器的整体变换速度不逊于其内部的高速低精度子ADC。换言之，本发明之模数变换器在采用二次变换原理实现高精度的同时，充分发挥了子ADC的速度，实现了整体变换的高速度。
在此需要指出，本发明之模数变换器在单次变换时变换时间较长，并行性无法发挥作用，只有在连续变换时才能发挥其并行性，体现高速度。事实上，单次变换时也不需要高速度。
本发明之模数变换器可使用现有的集成电路器件在电路板级上实现，成为具有模数变换功能的插件或组件。该模数变换器也可做成混合集成电路器件或单片集成电路器件。
范例说明图2是遵循本发明之原则构成的一个模数变换器示意图。图中11、12、13为采保单元，其输入端均与外部输入的模拟信号相联;14、15、16、17、18、19为模拟开关;20、21为高阻输入、放大倍数为1的信号缓冲器，用于隔离采保单元与两个子ADC;22为粗变换ADC，具有6位二进制精度，内含高速并行比较器及编码电路;23为6位数据寄存器;24为数模变换器(DAC);25为差分放大器，放大倍数为64;26为精变换ADC，与22相似;27为组合逻辑单元，内含数据寄存器;28为时序控制及基准电压单元，除进行时序控制外它还向粗变换ADC、精变换ADC及DAC单元提供基准电压。
在图2所示的模数变换器中，11、12、13分别通过模拟开关与20、21相联，20与粗变换ADC相联，粗变换ADC的输出信号分别送入寄存器23及组合逻辑单元27，数模变换器24从寄存器获得数据并将模拟输出送入差分放大器25，差分放大器的另一输入取自信号缓冲器21，25的输出信号送入精变换ADC，精变换ADC的输出送入组合逻辑单元，组合逻辑单元将两次变换结果(均为6位二进制数)加以组合产生最后的12位数字化值。
在图2所示模数变换器的工作过程中，采保单元及模拟开关单元的控制信号均由时序控制及基准电压单元提供，分别为C1、C2、C3及S1、S2、S3、S4、S5、S6。粗变换ADC、精变换ADC及DAC的基准电压也由时序控制及基准电压单元提供，分别为Ref1、Ref2、Ref3。在这里控制信号的时序非常重要，时序控制单元必须按上文所述的并行原则产生控制信号。
权利要求
1.一个用于将输入的模拟信号变换成与其量相应的数字信号并作为输出的模数变换器，该模数变换器包括三个用于接收输入的模拟信号的采样保持单元(以下简称采保单元)，用于对所述模拟信号进行粗略模数变换的粗变换ADC单元，用于将所述粗变换ADC单元的输出数字信号变换为相应模拟信号的数模变换器单元(以下简称DAC单元)，用于将所述的输入模拟信号与所述的DAC单元输出的模拟信号进行相减并加以放大的差分放大单元，用于联接所述的采保单元与所述的精变换ADC单元及所述的差分放大单元的六个模拟开关单元，用于对所述的差分放大单元的输出模拟信号进行模数变换的精变换ADC单元，用于将所述的精变换ADC单元及所述的精变换ADC单元的输出数字信号加以组合产生出完整的与所述的输入模拟信号相应的所述的数字信号的组合逻辑单元，用于控制所述的采保单元、模拟开关单元、精变换ADC单元、精变换ADC单元、组合逻辑单元及DAC单元的时序控制单元。所述的模数变换器可以包含或不含一个或两个增益为1的信号缓冲单元，该单元用于隔离所述的采保单元与所述的粗变换ADC或/及所述的差分放大单元。所述的信号缓冲单元其增益也可以不等于1。所述的采保单元可以通过或不通过某种信号接收单元来接收所述的输入模拟信号，该信号接收单元可以具有等于1或不等于1的增益。
2.按照权项1所述的模数变换器实现高速的关键在于所述的各单元遵循并行工作原则，所述的并行工作原则指在某一所述的采保单元对所述的输入模拟信号进行采样操作时(过程1)，所述的粗变换ADC单元同时对上一时刻的所述输入模拟信号(保持在另一所述的采保单元内)进行粗变换(过程2)，所述的精变换ADC单元同时对上上时刻的所述输入模拟信号(保持在第三个所述的采保单元内)进行精变换(过程3)。所述的并行工作原则的实现靠权项1所述的时序控制单元对所述的其它各单元进行合理有效的控制。所述的过程1、过程2、过程3可以同时起始停止，也可以不同时起始停止。所述的过程1、过程2、过程3所需的时间可以相同也可以不同。
3.权项1所述的粗变换ADC单元的精度若为m位二进制数时，权项1所述的差分放大单元的放大倍数可以小于或等于2的m次方。
4.权项1所述的粗变换ADC单元的精度若为m位二进制数，权项1所述的精变换ADC单元的精度若为n位二进制数时，权项1所述的输出数字信号的二进制位数可以小于或等于m+n。
5.权项1所述的模数变换器可以包含或不包含进一步提高整体或局部精度的误差修正单元，如温度补偿、归零、滑移信号产生及自校正等电路。所述的误差修正单元可以存在于一个或几个权项1所述的单元内，也可独立地存在于权项1所述的模数变换器内。
6.权项1所述的模数变换器可以包含或不包含向权项1所述的粗变换ADC单元、精变换ADC单元及DAC单元提供基准电压的基准电压单元。
7.权项1所述的DAC单元必须包含数据寄存器。
8.权项7所述的数据寄存器也可以被视为一个独立单元存在于权项1所述的模数变换器中。该数据寄存单元受权项1所述时序控制单元控制，保存权项1所述的粗变换ADC单元的输出结果并向所述的ADC单元提供这一结果。
9.权项1所述的模数变换器可以部分或全部使用现有的集成电路器件来组成所述的各个单元，并可包含一些其它单元，如一定容量的存储器等，构成一个完整的功能组件。该组件可以集中于一个电路板上，也可分散于几个电路板上。
10.权项1所述的模数变换器也可以集成在混合集成电路或单片集成电路上，形成一个独立的器件。所述的模数变换器可以是所述的混合集成电路或单片集成电路的全部或部分。
全文摘要
高速高精度模数变换器，是一种二次变换型模数变换器。它采用并行电路结构实现了模数变换内部子过程的并行执行，与通常的二次变换型高精度模数变换器相比显著地提高了变换速度，是对二次变换型高精度模数变换器的重大改进。高速高精度模数变换器可使用现有集成电路器件在电路板级上实现，也可做成混合集成电路器件或单片集成电路器件。
文档编号H03M1/14GK1058678SQ9010489
公开日1992年2月12日 申请日期1990年8月1日 优先权日1990年8月1日
发明者高敏 申请人:高敏