一种用于调整时钟频率和相位的方法
【技术领域】
[0001]本发明属于芯片测试的技术领域，特别涉及时钟频率的调整方法。
【背景技术】
[0002]在电路系统中，不管是像应用于国防的巨型计算机还是小至指甲大小的模数转换芯片，都离不开时钟系统，而不管是石英晶体振荡器、温度补偿振荡器还是电压控制晶体振荡器等等，在不同温度、湿度、电磁干扰等因素下，其输出时钟不可能做到频率和相位严格不变，而实际应用中电路系统需要能在各种环境下稳定工作，此时在实验室中就需要验证电路系统的时钟冗余度，一个庞大的系统通常是由无数芯片搭建而成，为了测试方便，目前大的测试设备商如泰克、安捷伦和普源都有能产生各种频率信号源的示波器，一些也支持可编程控制，但既支持可编程控制，又具备100MHZ以上带宽的示波器通常都价格不菲，大则四五十万，少则也要一万多，价格昂贵。
[0003]此外市场上也有一些简易的信号发生器，如通过555振荡器搭建电路产生正弦信号，再通过整形电路将正弦信号变换为方波信号，再对方波信号进行变成三角波，如此也能生成能产生特定频率的正弦波、方波和三角波信号，另外通过单片集成芯片IC8038或单片机和AD转换器结合等方式也可生成简易信号源，但这些实现方法生成的简易信号源要么带宽小，要么不能调相。芯片样片测试时一般需要测试多颗，以防备特殊性，此外还要求测试设备占空间越小越好，以方便测试，所以体积小，带宽高、价格便宜、支持可编程的信号源设备在芯片测试领域有大的需求。
【发明内容】
[0004]为解决上述问题，本发明的目的在于提供一种用于调整时钟频率和相位的方法，该方法能够根据需要对时钟频率和相位进行调整，以能够快速、准确地进行芯片测试，降低芯片测试成本。
[0005]本发明另一个目的在于提供一种用于调整时钟频率和相位的方法，该方法仅仅通过控制流程实现，除了 FGPA外没有增加额外的硬件，设备占用空间小。
[0006]本发明再一个目的在于提供一种用于调整时钟频率和相位的方法，该方法支持可编程控制，方便远距离调试，此外设备硬件成本低，带宽高，可大大提高芯片测试效率。
[0007]为实现上述目的，本发明的技术方案如下。
[0008]一种用于调整时钟频率和相位的方法，其特征在于该方法包括如下步骤:
[0009]101、上位机上根据需要编辑FPGA输出的波形、频率和相位命令集，然后通过串口把相关操作指令传送给FPGA处理器；
[0010]102、FPGA处理器接收上位机响应后，对命令进行解析；等待待测试芯片的应答；
[0011]103、接收应答信号后，把相应信号告诉FPGA处理器，对相应数据进行解析发送给上位机，上位机对检测到的信号和设定值进行对比分析，检测时钟频率是否到达设定值；
[0012]104、时钟频率到达设定值，则进行测试。
[0013]所述的101步骤中，FPGA的输出频率由200MHZ时钟分频产生，上位机和FPGA的工作时钟为25MHZ。
[0014]进一步，所述封25MHZ晶振频率，经过FPGA的IP核进行倍频产生，产生方法是:锁定相位相对晶振为零，当需要产生特定频率时，FPGA处理器根据输入频率要求换算出分频系数，FPGA的执行程序模块根据分频系数的值选择分频方案进行分频，产生需要的频率。
[0015]更进一步，所述103步骤中，进行分频后进一步包括有相位调节，相位调节是对信号的进行相位偏移，所谓相位偏移是指即时信号相对于之前信号发生相位偏差，所述上位机和FPGA不需要事先存放好波形数据，执行时钟移相操作时，上位机会把相位的变化量化为时间上的延迟，换算公式如下:Tdealy = TS/360*phase,公式中TS为当前时钟周期，phase为要移相的相位值。
[0016]公式的理解很简单，时钟周期为TS时，满幅相位为360度，因此相位发生I度的变化对应的时间延时值为TS/360，需要移动多少相位，就用phase乘以相应的系数。系统进行时钟移相时，会把相位换算出的延时值叠加到之前时钟周期上，换算出新的分频系数进行时钟分频。
[0017]所述相位调节，只是在半周期上执行新的时钟分频方案，后面周期还按之前系数分频方案工作。
[0018]本发明所提供的方法在芯片测试的时候，能够根据需要对时钟频率和相位进行调整，以能够快速、准确地进行芯片测试，仅仅通过控制流程实现，能够进行自动化测试，可以大大降低芯片测试成本，而且测试设备占用空间小。
[0019]而且该方法支持可编程控制，方便远距离调试，此外设备硬件成本低，带宽高，可大大提尚芯片测试效率。
【附图说明】
[0020]图1是本发明所实施的硬件构成图。
[0021]图2是本发明所实施的软件控制流程图。
【具体实施方式】
[0022]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0023]图1所示，为本发明所实现的硬件结构平台，主要包括有上位机和FPGA芯片，其中，目前altera初级的FPGA芯片都具有处理器IP核N1SII，本设备工作时N1SII作为主控制器，N1SII通过串口与上位机Active Tcl软件互连互通，Active Tcl为Tcl开发环境，Active Tcl包含许多有用的扩展包，Tcl是一种很通用的脚本语言，它几乎可以在所有的平台上解释运行。测试时先在上位机Active Tcl上根据需要编辑好需要FPGA输出的波形、频率和相位命令集，然后通过串口把相关操作指令传送给处理器N10SII，处理器接收上位机响应后，对命令进行解析，告诉FPGA执行程序模块执行相关操作，与此同时FPGA检测模块一直在