使用环形振荡器vco的小数分频器的制造方法
【技术领域】
[0001]本发明一般来说涉及用于电压控制振荡器(VC0)和锁相环路(PLL)应用的小数N分频。
【背景技术】
[0002]小数N分频在现代通信系统中广泛用于合成为参考频率的小数倍数的频率。小数N分频常规地通过将来自通过高速Δ-Σ转换器切换的振荡器的多个分频器级联来实现。在常规的小数N或Δ-ΣΡα中，时钟输出将被发送到分频器且接着被发送到相位检测器。在许多应用中，时钟频率需按小增量控制，在此情况下，反馈分频比可能非常大。一种常规的解决方案使用计数器或级联分频器来实施VC0与相位/频率检测器PFD之间的大分频比。另一种常规解决方案可使用预分频器，所述预分频器通过具有使用个别I/Q相位的相位多路复用获得的大分频比的一比二分频块的级联来实施。
[0003]图1为展示常规PLL 100的框图。
[0004]如图中所示，PLL 100包含Fref源102、预分频器106、相位频率检测器(PFD) 110、电荷栗113、环路滤波器114、VC0 120和分频器124。
[0005]Fref源102可操作以将参考时钟信号104提供到预分频器106。预分频器106可操作以将PFD输入108提供到PFD 110。PFD 110经布置以将误差输出信号112提供到电荷栗113。电荷栗113经布置以将基于误差输出信号112的修改的电压信号提供到环路滤波器114。环路滤波器114经布置以将VC0输入信号116提供到VC0 120。VC0 120可操作以将VC0时钟输出122提供到分频器124。分频器124可操作以将反馈时钟信号126提供到 PFD 110。
[0006]预分频器106可操作以通过因数Μ将参考时钟信号104的频率预分频，其中Μ为大于或等于1的整数。环路滤波器114可操作以对误差输出112进行滤波以提供VC0输入信号116。PFD 110可操作以产生误差输出信号112，其表示PFD输入108与反馈时钟信号126的相位之间的差。分频器124可操作以通过因数Ν将VC0时钟输出122的频率分频以产生反馈时钟信号126，其中Ν为大于或等于1的整数。
[0007]—般来说，对于与PLL 100类型相同的PLL，VC0输出频率为输入信号的参考频率乘以反馈分频器(Ν)与预分频器(Μ)的比率。因此，对于PLL 100，VC0时钟输出122的频率为参考时钟信号104的频率乘以N/Μ。这通过以下操作来实现:在到PFD 110的PFD输入108处从参考频率信号104和预分频器106产生预先按比例缩放的参考输入频率，接着使用反馈分频器124经由负反馈环路将反馈时钟信号126提供到PFD 110。接着通过PFD 110比较反馈时钟信号126与PFD输入108的相位。这在PFD 110的输出处产生误差输出信号112。误差输出信号112表示PFD 110的输入处所经历的相位差。通过环路滤波器114进行滤波的误差输出信号112产生电压(VC0输入信号116)，接着使用所述电压(VC0输入信号116)对由VC0 120在输出122处产生的频率进行调整。
[0008]应注意，从图1可见，电路部分118包含VC0 120和反馈分频器124，且这些块为单独的电路块。这意味着每一者需要供应的功率和用于实施的面积。此外，当为了实现时钟信号的小调整增量而需要分频比较大时，反馈分频器和预分频器功率和电路面积要求可能非常大。
[0009]需要一种方法来使用较少电路块和较小电路实现时钟信号的小调整增量以便实现相较于常规方法来说的大的功率、电路面积和成本节省。
【发明内容】
[0010]本发明提供一种用于在VC0和PLL应用中实施小数N分频的独特系统和方法，甚至针对小的时钟调整增量，所述系统和方法也实现相较于常规方法来说的供应功率、电路面积和实施成本的相当大节省。
[0011]本发明的一方面涉及一种电路，其包含环形振荡器组件和相位选择组件。环形振荡器组件输出具有时钟频率faK的时钟信号且具有串联连接的数目η个延迟组件，其中最后一级输出被反馈到第一级的输入。相位选择组件输出反馈时钟信号且具有切换组件。切换组件可处于第一状态或第二状态，且可从第一状态切换到第二状态。切换组件在第一状态输出第一延迟组件的输出，使得从第一延迟组件输出的信号为具有第一相位的反馈时钟信号。在第二状态中，切换组件输出第二延迟组件，使得从所述第二延迟组件输出的信号为具有第二相位的反馈时钟信号。
[0012]本发明的额外优势和新颖特征在下文描述中部分地加以阐述，且在所属领域的技术人员审查下文内容后将部分地变为显而易见的或可通过实践本发明来获悉。本发明的优势可借助于所附权利要求书中特别指出的仪器和组合来实现及获得。
【附图说明】
[0013]并入于本说明书中且形成本说明书的一部分的【附图说明】本发明的示范性实施例且，连同描述一起用于解释本发明的原理。在附图中:
[0014]图1展示常规的PLL实施方案；
[0015]图2展示本发明的简化框图；
[0016]图3展示并有本发明的方面的环形振荡器组件和总线。
[0017]图4为展示根据本发明的方面操作的小数分频器的实施例的框图；
[0018]图5为展示图4的小数分频器随时间的行为的时序图；以及
[0019]图6为展示根据本发明的方面操作且并有可调整延迟组件的小数分频器的第二实施例的框图。
【具体实施方式】
[0020]本发明的方面涉及用于VC0和PLL应用的小数分频器，尤其是需要对频率进行小增量调整的分频器。
[0021]本发明的第一方面涉及使用常规的电压控制环形振荡器来不仅产生主系统时钟，而且导出到主时钟的小数频率。这种额外作用中的环形振荡器的使用实现电路复杂度、空间和成本的大量节省。
[0022]本发明的第二方面涉及使用相位选择组件，其包含切换组件以实时选择多个可选择时钟中的一者以产生经分频的反馈时钟信号，此类可选择时钟是从主时钟导出，与主时钟仅相差前缘延迟且因此相差相位。
[0023]本发明的第三方面涉及使用控制组件来控制切换组件的切换功能。可配置的切换控制组件可提供实现多个小数分频可能性所必要的切换，仅受限于环形振荡器的环形级数和环形级延迟。
[0024]本发明的第四方面涉及使用环形发生器中的可变延迟组件和延迟控制组件来逐个组件地控制其延迟。这个方面提供支持本发明可能的增量频率改变范围的相当大的额外灵活性。
[0025]现将进一步参看图2到图6描述本发明的方面。
[0026]图2为展示根据本发明的方面的小数分频器200的高阶框图。
[0027]如图中所示，小数分频器200包含环形振荡器组件202、相位选择组件204和总线206。
[0028]如图中所示，环形振荡器组件202经布置为经由总线206连接到相位选择组件204。
[0029]环形振荡器组件202可操作以产生时钟信号208。环形振荡器组件202另外可操作以提供外部接口，即，总线206。相位选择组件204可操作以产生反馈时钟信号210。
[0030]应注意，通过环形振荡器组件202布建总线206是本发明的独特方面。这进一步使用图3来描述。相位选择组件204使用在总线206上出现的信号来产生反馈时钟信号210。这将使用图3和图4进一步加以解释。
[0031]图3展示系统300，其更详细地说明图2的环形振荡器组件202和总线206。