延迟锁定回路的制作方法
【技术领域】
[0001]本发明涉及一种电子电路，特别涉及一种延迟锁定回路。
【背景技术】
[0002]随着科技的进步，整合在同一集成电路中的电路愈来愈多。集成电路里的每一电路根据一个频率信号而进行操作。然而，频率信号很容易受到制作工艺或温度的影响。当频率信号发生偏移时，将造成集成电路无法正常工作。
【发明内容】
[0003]有鉴于此，本发明的目的是提供一种延迟锁定回路，包括:选择单元、延迟单元、相位检测单元。选择单元接收正向频率信号及反向频率信号，并根据指示信号产生第一频率信号以及第二频率信号。延迟单元与该选择单元相耦合。延迟单元具有延迟系数，并根据该延迟系数对该第一频率信号进行延迟，产生第三频率信号。相位检测单元与该延迟单元以及该选择单元相耦合。相位检测单元根据该第三频率信号及该第二频率信号的相位差，产生该指示信号。其中该延迟单元根据该指示信号对该延迟系数进行调节。
[0004]使用本发明提供的延迟锁定回路，可以去除掉延迟单元自身无法消除的初始延迟时间(INITIAL DELAY)，得到更精确的延迟效果;并且在一些应用中，与现有技术相比，本发明可以用更少的电路获得相同或者更大的延迟，从而节省电路面积和功耗。
[0005]为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0006]图1A及图1B为本发明的延迟锁定回路的实施例；
[0007]图2A为本发明延迟电路的实施例；
[0008]图2B为本发明的延迟单元的实施例；
[0009]图2C为本发明的去除单元的一个实施例；
[0010]图3A为本发明的图1B所示的延迟锁定回路的状态示意图；
[0011]图3B至图3D为图1B的延迟锁定回路的时序图；
[0012]图4A及图4B为本发明的延迟锁定回路的实施例；
[0013]图5为图4B所示的确认单元的一个实施例；
[0014]图6A为图4A所不的延迟锁定回路的状态不意图；
[0015]图6B为图4A所不的延迟锁定回路的时序不意图；
[0016]图7A及图7B为本发明的延迟锁定回路的实施例；
[0017]图8A为图7A所不的延迟锁定回路的状态不意图；
[0018]图8B至图8D为图7A所不的延迟锁定回路的时序不意图；
[0019]图9A及图9B为本发明的延迟锁定回路的实施例；
[0020]图1OA为图9A所不的延迟锁定回路的状态不意图；
[0021 ]图1OB与图1OC为图9Aj^/f不的延迟锁定回路的时序不意图。
【具体实施方式】
[0022]图1A为本发明的延迟锁定回路的一个实施例。如图所示，延迟锁定回路100A包括延迟单元110、去除单元120、相位检测单元130以及控制单元140。延迟单元110具有延迟系数，并根据该延迟系数对第一频率信号进行延迟，产生第二频率信号。在本实施例中，延迟单元110对输入频率信号CLKre?行延迟，产生频率信号CLKdl。本发明并不限定延迟单元110的内部电路架构。只要具有可程序化延迟功能的电路均可作为延迟单元110。
[0023]频率信号CLKdl与输入频率信号CLKin之间的延迟时间由延迟单元110的延迟系数所决定。举例而言，当延迟系数愈大时，频率信号CLKdl与输入频率信号CLKin之间的延迟时间愈长。相反地，当延迟系数愈小时，频率信号CLKdl与输入频率信号CLKin之间的延迟时间愈短。理想上，当延迟系数为最小值时，如O时，频率信号CLKdl与输入频率信号CLKin之间的延迟时间应该等于O，但实际上，当延迟系数为最小值时，如O时，频率信号CLKdl与输入频率信号CLKin之间具有初始延迟时间(INITIAL DELAY)，如200皮秒(PICOSECOND)。
[0024]为了去除延迟单元110的初始延迟时间，去除单元120对第三频率信号进行延迟，产生第四频率信号。在本实施例中，去除单元120对输入频率信号CLKre?行延迟，产生频率信号CLKref。输入频率信号CLKin与频率信号CLKref之间的延迟时间固定等于初始延迟时间。本发明并不限定去除单元120的内部电路架构。任何具有固定延迟时间的电路均可作为去除单元120。
[0025]相位检测单元130根据频率信号CLKdl与CLKref的相位差，产生指示信号UP。在一个实施例中，当频率信号CLKdl的上升边缘领先频率信号CLKref的上升边缘时，指示信号UP为第一电位，如高电位。当频率信号CLKdl的上升边缘落后频率信号CLKref的上升边缘时，指示信号UP为第二电位，如低电位。在其它实施例中，相位检测单元130比较频率信号CLKdl的下降边缘与频率信号CLKref的上升边缘。在一些实施例中，指示信号UP的起始默认电位为第一电位。
[0026]控制单元140根据指示信号UP调整延迟单元110的延迟系数。举例而言，当指示信号UP为第一电位时，控制单元140增加延迟单元110的延迟系数。当指示信号UP为第二电位时，控制单元140减少延迟单元110的延迟系数。在本实施例中，控制单元140为低通滤波器(LPF)141，但并非用以限制本发明。在其它实施例中，任何可根据指示信号调整延迟单元110的延迟系数的电路，均可作为控制单元140。
[0027]图1B为本发明的延迟锁定回路的另一个实施例。图1B与图1A相似，不同之处在于图1B的延迟锁定回路100B还包括缓冲单元150，缓冲单元150包括缓冲器151以及反相器152。缓冲器151对输入频率信号0^預进行缓冲，用以产生缓冲频率信号CLK1。延迟单元110对缓冲频率信号(^仏进行延迟，产生频率信号CLKdl。另外，反相器152对输入频率信号CLKin进行反相，产生缓冲频率信号CLK2。去除单元120对频率信号CLK2进行延迟，产生频率信号CLKref ο
[0028]在本实施例中，当频率信号CLKdl的上升边缘领先频率信号CLKref的下降边缘时，指示信号UP等于第一电位。因此，控制单元140增加延迟单元110的延迟系数。当频率信号CLKdl的上升边缘落后频率信号CLKref的下降边缘时，指示信号UP等于第二电位。因此，控制单元140减少延迟单元110的延迟系数。
[0029]在另一个实施例中，如上述图1A和图1B的延迟锁定回路100A与100B中，在进行初始化时，将延迟系数设置为最小值，如O。此时，若相位检测单元130检测到频率信号CLKdl的上升边缘领先频率信号CLKref的上升边缘时，则延迟单元110的初始延迟时间更短，需要将其调整长，以便与去除单元120产生的延迟时间相等，从而去除初始延迟时间。这时，相位检测单元130给出的指示信号UP为第一电位，如I。控制单元140根据该指示信号增加延迟单元110的延迟系数，从而延迟单元110的延迟时间变长，直到相位检测单元130检测到频率信号CLKdl的上升边缘与频率信号CLKref的上升边缘同步时，则指示信号UP变为第二电位，如O。从而延迟单元110与去除单元120的延迟是一致的，即可去除该初始延迟，延迟锁定回路100A与100B完成初始化过程。在另一种情况下，在进行初始化时，将延迟系数设置为最小值，如O时，若相位检测单元130检测到频率信号CLKdl的上升边缘落后频率信号CLKref的上升边缘时，则延迟单元110的初始延迟时间更长，需要将其调整短，以便与去除单元120产生的延迟时间相等，从而去除初始延迟时间。但是，由于延迟系数已经为最小值，不能再调整得更小，所以仍然将延迟系数调整得更大，使频率信号CLKdl的上升边缘与频率信号CLKref的上升边缘在下一个周期中同步。所以，相位检测单元130给出的指示信号UP仍然为第一电位，如I。控制单元140根据该指示信号增加延迟单元110的延迟系数，从而延迟单元110的延迟时间变长，直到相位检测单元130检测到频率信号CLKdl的上升边缘与频率信号CLKref的上升边缘同步时，则指示信号UP变为第二电位，如O。从而延迟单元110与去除单元120的延迟是一致的，即可去除该初始延迟，延迟锁定回路100A与100B完成初始化过程。也就是说，不管相位检测单元130检测到频率信号CLKdl的上升边缘与频率信号CLKref的上升边缘谁领先，都将指示信号UP设置为第一电位，如I，并使延迟单元110不断对信号进行延迟，直到相位检测单元130检测到频率信号CLKdl的上升边缘与频率信号CLKref的上升边缘同步时，则指示信号UP变为第二电位，如O。
[0030]图2A为延迟单元的一个实施例。如图所示，延迟单元110具有延迟电路210?2N0以及多工器200。延迟电路210?2N0串联在一起。每一级的延迟电路对上一级的延迟电路的输出信号进行延迟，用以产生延迟信号传给下一级的延迟电路。在本实施例中，第一级的延迟电路210延迟图1A中的频率信号CLKin或是图1B中的频率信号CLK1，并将延迟结果提供给延迟电路220。
[0031]本发明并不限定延迟电路210?2N0的内部电路架构。在一个实施例中，延迟电路210?2N0中的每一个的电路与图2C所示的延迟电路210相同。在本实施例中，多工器200根据延迟系数选择并输出相对应的延迟信号。多工器200的输出信号作为频率信号CLKdl。举例而言，当延迟系数为初始延迟时间的最小值时，如O时，多工器200选择延迟电路210所产生的延迟信号。当延迟系数为最大值时，多工器200选择延迟电路2N0所产生的延迟信号。
[0032]图2