信号UP而改变，如电位V2。此时，选择器761A将缓冲频率信号CLKb作为频率信号CLKd1，并将缓冲频率信号CLKd作为频率信号CLKb1。然后，将延迟单元710的延迟系数SETTING重置成O，再回到状态830。这时，CLKd2相较于CLKb2仍然不断进行延迟，直到下一个周期时CLKd2与CLKb2上升边缘重叠为止。可以看出，在没有选择单元760A时，系统在CLKd2与CLKb2上升边缘第一次重叠时就不再对CLKd1进行延迟了，而在加入选择单元760A之后，可以在CLKd2与CLKb2上升边缘第二次重叠时才停止延迟，所以是将延迟时间增加为原来的两倍。
[0064]图8B?8D为图7A所示的延迟锁定回路的时序示意图。在图8B中，假设一开始频率信号CLKd2的下降边缘与频率信号CLKb2的上升边缘对齐。此时，指示信号UP为默认电位，如V1。因此，控制单元710增加延迟单元710的延迟系数。如第SC图所示，频率信号CLKd2的下降边缘落后频率信号CLKb2的上升边缘。
[0065]当频率信号CLKd2的上升边缘与频率信号CLKb2的上升边缘对齐时，指示信号UP由电位V1变化至电位V2。此时，延迟单元710的延迟系数SETTING重置成O，并且相位检测器730再次检测频率信号CLKd2与频率信号CLKb2之间的相位差。
[0066]图9A及图9B为本发明的延迟锁定回路的其它实施例。图9A与图7A相似，不同之处在于图9A中的延迟锁定回路900A不具有去除单元。在此例中，相位检测单元930检测频率信号CLKd2与CLKb1之间的相位差。举例而言，当频率信号CLKb^上升边缘比频率信号CLKd2的下降边缘领先时，指示信号UP为第一电位。此时，锁定信号UPu?为第一状态，如电位固定在电位乂!。因此，选择单元960A将缓冲频率信号CLKd作为频率信号CLKd1，并将缓冲频率信号CLKb作为频率信号CLKb1。当频率信号CLKb^上升边缘与频率信号CLKd2的上升边缘对齐时，指示信号UP为第二电位。此时，锁定信号UPlqck为第二状态，如电位固定在电位V2。因此，选择单元960A将缓冲频率信号CLKb作为频率信号CLKd1，并将缓冲频率信号CLKd作为频率信号CLKb1。在一个实施例中，当频率信号CLKbJ^上升边缘与频率信号CLKd2的上升边缘对齐时，延迟单元910的延迟系数被重置成初始值。
[0067]由于图9A延迟单元910、相位检测单元930、控制单元940以及缓冲单元950与图1B中的延迟单元110、相位检测单元130、控制单元140以及缓冲单元150相似，故不再赘述。另夕卜，图9A的选择单元960A与锁定单元970和图7A的选择单元760A与锁定单元770相似，故不再赘述。
[0068]图9B与图7B相似，不同之处在于图9B中的延迟锁定回路900B不具有去除单元。在此例中，相位检测单元930检测频率信号CLKd2与CLKbi之间的相位差。由于图9B延迟单元910、相位检测单元930、控制单元940以及缓冲单元950与图1B中的延迟单元110、相位检测单元130、控制单元140以及缓冲单元150相似，故不再赘述。另外，图9B的选择单元960B与锁定单元970和图7A的选择单元760B与锁定单元770相似，故不再赘述。
[0069]图1OA为图9A所示的延迟锁定回路的状态示意图。首先，在状态1010中，延迟单元910的延迟系数SETTING被重置成O，并且锁定信号UPlqck被设定成第一状态，如电位V1。因此，在状态1020中，选择单元960A将缓冲频率信号CLKd作为频率信号CLKd1，并将缓冲频率信号CLKb作为频率信号CLKb1。在状态1030中，相位检测单元930判断频率信号CLKd2的上升边缘是否比频率信号CLKbJ^上升边缘领先。若是，控制单元940增加延迟系数SETTING，并回到状态1030。若否，选择单元960A将缓冲频率信号CLKd作为频率信号CLKb，并将缓冲频率信号CLKd作为频率信号CLKb1。在状态1040中，指示信号UP为电位V2，锁定信号UPlqck被设定成第二状态，如电位V2，然后，再将延迟单元910的延迟系数SETTING重置成O，并回到状态1030中。
[0070]图1OB与图1OC为图9A所示的延迟锁定回路的时序示意图。在图1OB中，由于频率信号CLKd2的上升边缘比频率信号CLKb^上升边缘领先，因此，指示信号UP为电位V1，故控制单元940增加延迟单元910的延迟系数SETTING，直到指示信号UP为电位V2，其中符号CLKdd2表示被延迟的频率信号CLKd2。
[0071]在图1OC中，当频率信号CLKd2的上升边缘与频率信号CLKb1的上升边缘对齐时，指示信号UP由电位V1变化至电位V2。此时，锁定信号由第一状态变化至第二状态，并且延迟单元910的延迟系数SETTING被重置成一初始值。
[0072]在本实施例中，图9A与图9B中的延迟单元910与图1B中的延迟单元110相同，但图9A与图9B所示的延迟锁定回路900A与900B的最大延迟时间是图1B中的延迟锁定回路100B的两倍。
[0073]除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域中具有通常知识者的一般理解。此外，除非明白表示，词汇在一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。
[0074]虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定的为准。
【主权项】
1.一种延迟锁定回路，其特征在于，包括: 选择单元，接收正向频率信号及反向频率信号，并根据指示信号产生第一频率信号以及第二频率信号； 延迟单元，与该选择单元相耦合，该延迟单元具有延迟系数，并根据该延迟系数对该第一频率信号进行延迟，产生第三频率信号；以及 相位检测单元，与该延迟单元以及该选择单元相親合，该相位检测单元根据该第三频率信号及该第二频率信号的相位差，产生该指示信号， 其中该延迟单元根据该指示信号对该延迟系数进行调节。2.根据权利要求1所述的延迟锁定回路，其特征在于，还包括: 缓冲单元，与该选择单元相耦合，该缓冲单元对输入频率信号进行处理，产生该正向频率信号及该反向频率信号； 控制单元，与该相位检测单元以及该延迟单元相親合，该控制单元对该延迟单元进行控制，使该延迟单元根据该指示信号调整该延迟系数；以及 锁定单元，该锁定单元与该选择单元以及该相位检测单元相親合，根据该指示信号产生该锁定信号，该选择单元接收该锁定信号并根据该锁定信号对该第一频率信号以及该第二频率信号进行输出。3.根据权利要求2所述的延迟锁定回路，其特征在于，该选择单元根据该锁定信号将该正向频率信号及该反向频率信号中的一个作为该第一频率信号，并将该正向频率信号及该反向频率信号中的另一个作为该第二频率信号。4.根据权利要求3所述的延迟锁定回路，其特征在于， 当该第三频率信号的上升边缘比该第二频率信号的下降边缘领先时，该指示信号为第一电位，该锁定信号固定在该第一电位，该选择单元将该正向频率信号作为该第一频率信号输出并将该反向频率信号作为该第二频率信号输出； 当该第三频率信号的上升边缘与该第二频率信号的上升边缘对齐时，该指示信号由该第一电位变为第二电位，该锁定信号固定在该第二电位，此后该锁定信号不随该指示信号的变化而变化，该选择单元将该反向频率信号作为该第一频率信号输出并将该正向频率信号作为该第二频率信号输出。5.根据权利要求4所述的延迟锁定回路，其特征在于，当该第三频率信号的上升边缘与该第二频率信号的上升边缘对齐时，该控制单元控制该延迟单元对该延迟系数进行调整。6.根据权利要求1所述的延迟锁定回路，其特征在于，该延迟单元包括: 第一延迟电路，对该第一频率信号进行延迟，产生第一输出信号； 第二延迟电路，与该第一延迟电路相耦合，对该第一输出信号进行延迟，产生第二输出信号；以及 第一多工器，接收该第一输出信号及该第二输出信号，并根据该延迟系数，将该第一输出信号或第二输出信号作为该第三频率信号。7.根据权利要求2所述的延迟锁定回路，其特征在于，该缓冲单元包括: 第一缓冲器，对该输入频率信号进行缓冲，产生该正向频率信号；以及 第一反相器，对该输入频率信号进行反相，产生该反向频率信号。8.根据权利要求1所述的延迟锁定回路，其特征在于，该延迟单元包括: P型晶体管； N型晶体管，串联该P型晶体管； 多个上拉晶体管，该多个上拉晶体管彼此并联，并且该多个上拉晶体管的漏极耦接该P型晶体管的源极；以及 多个下拉晶体管，该多个下拉晶体管彼此并联，并且该多个下拉晶体管的漏极耦接该N型晶体管的源极。
【专利摘要】一种延迟锁定回路，包括：选择单元、延迟单元、相位检测单元。选择单元接收正向频率信号及反向频率信号，并根据指示信号产生第一频率信号以及第二频率信号。延迟单元与该选择单元相耦合。延迟单元具有延迟系数，并根据该延迟系数对该第一频率信号进行延迟，产生第三频率信号。相位检测单元与该延迟单元以及该选择单元相耦合。相位检测单元根据该第三频率信号及该第二频率信号的相位差，产生该指示信号。其中该延迟单元根据该指示信号对该延迟系数进行调节。
【IPC分类】H03L7/081, H03L7/08
【公开号】CN105515571
【申请号】CN201510875427
【发明人】司强, 姜凡
【申请人】上海兆芯集成电路有限公司
【公开日】2016年4月20日
【申请日】2015年12月2日