10的延迟系数。
[0047]图4B为本发明的延迟锁定回路的其它实施例。图4B与图4A相似，不同之处在于低通滤波器442B耦接在相位检测单元430与延迟单元410之间。在本实施例中，图4B中的延迟单元410、去除单元420、相位检测单元430、缓冲单元450与图1B的延迟单元110、去除单元120、相位检测单元130以及缓冲单元150相似，故不再赘述。
[0048I在本实施例中，确认单元441B判断指示信号UP维持在电位Vi的持续时间是否达到预设值，并根据判断结果产生一控制信号Sg。低通滤波器442B根据控制信号Sg，决定是否依指示信号UP调整延迟单元410的延迟系数。举例而言，当指示信号UP维持在电位％的持续时间未达到预设值时，不论指示信号UP为电位V1SV2,低通滤波器442B增加延迟单元410的延迟系数。当指示信号UP维持在电位V1的持续时间达到预设值时，低通滤波器442B根据指示信号UP的电位调整延迟单元410的延迟系数。
[0049]在图4A的延迟锁定回路400A中，当最开始初始化时，由于刚刚上电，相位检测单元430可能首先给出一个错误的指示信号UPo。为了避免这个错误的指示信号UPo影响后续的调整结果，使用441A的确认单元来判断指示信号UPo在某一电位的持续时间，若持续时间达到预设值，则认为这个指示信号UPo是正确的，从而沿用这个指示信号UPo来进行后续的调整，也就是使UP1 = UPo13若持续时间未达到预设值，则认为这个指示信号UPo是错误的，这时，使1]丹为1，从而使延迟单元410的延迟系数增加，由相位检测单元430继续进行检测，直到指示信号UPo在某一电位的持续时间达到预设值，然后沿用这个指示信号UPo继续进行调整。在图4B中由确认单元441B来完成持续时间是否达到预设值的判断。
[°°50]图5为图4B所示的确认单元441B的一个实施例。如图所示，确认单元441B包括D型正反器511?514以及逻辑门521?523，但并非用以限制本发明。在其它实施例中，任何可判断指示信号UP的电位持续时间的电路均可作为确认单元441B。另外，在一些实施中，确认单元441B具有其它数量的D型正反器。
[0051 ] 在本实施例中，D型正反器511?514串联在一起，每一级的D型正反器的输入端D接收上一级的D型正反器的输出信号，其中第一级的D型正反器511的输入端D接收指示信号UP A型正反器511?514的设定端S耦接逻辑门523的输出端。D型正反器511?514的频率端CK接收频率信号CLK，其重置端R接收重置信号RES。
[0052]逻辑门521为反相器，用以对指示信号UP进行反相，并将反相结果提供给逻辑门522。逻辑门522为与非门(NAND GATE)。逻辑门523为与门(AND GATE)，并接收D型正反器511?514的输出信号。
[0053]当指示信号UP为电位持续时间未达到预设值时，D型正反器511?514中的至少一个的输出信号为低电位。因此，逻辑门523输出低电位，使得控制信号Sc为高电位。此时，低通滤波器442B增加延迟单元410的延迟系数。然而，当指示信号UP为电位持续时间达到预设值时，D型正反器511?514的输出信号均为高电位。因此，逻辑门523输出高电位。此时，控制信号Sc的电位与指示信号UP相同。当指示信号UP为电位抑寸，控制信号Sc的电位也等于电位V1。因此，低通滤波器442B增加延迟单元410的延迟系数。当指示信号UP为电位％时，控制信号Sc的电位也等于电位V2。因此，低通滤波器442B减少延迟单元410的延迟系数，或者不再改变延迟单元410的延迟系数。另外，当D型正反器511?514均输出高电位时，逻辑门523禁能D型正反器511?514，用以停止判断指示信号UP为电位V1的持续时间。
[0054]图6A为图4A所示的延迟锁定回路400A的状态示意图。首先，在状态610中，延迟单元410的延迟系数SETTING被重置成一初始值，如O。此时，控制信号UPl为一预设值，如电位Vi。在状态620时，判断指示信号UPO维持在电位V1的持续时间是否达到预设值。若否，在状态630中，在确认单元441A中将标记FLAG设定成O。在状态640中，控制信号UP1被设定在电位Vu因此，低通滤波器442A增加延迟单元410的延迟系数SETTING，并回到状态620。
[°°55]当指示信号UPo维持在电位Vi的持续时间达到预设值时，在状态650中，在确认单元441A中标记FLAG被设定成I。在状态660中，控制信号UP1等于指示信号UPo。此时，当控制信号UP1为电位，低通滤波器442A增加延迟单元410的延迟系数SETTING。当控制信号肥为电位V2时，低通滤波器442A减少延迟单元410的延迟系数SETTING。
[0056]图6B为图4A所示的延迟锁定回路400A的时序示意图。由于频率信号CLKdl的上升边缘672在频率信号CLKref的上升边缘671之前，故指示信号UPo为电位V1。此时，由于指示信号UP0维持在电位持续时间尚未达到预设值，故在时间点Tl，标记FLAG为O。因此，控制信号UP1为电位V1。低通滤波器442A增加延迟单元410的延迟系数SETTING。在时间点T2，指示信号UP0维持在电位％的持续时间达到预设值，故标记FLAG为I。此时，控制信号UP1等于指示信号UP0o
[0057]图7A与图7B为本发明的延迟锁定回路的其它实施例。图7A与图1B相似，不同之处在于图7A的延迟锁定回路700A多了选择单元760A以及锁定单元770。由于图7A的延迟单元710、去除单元720、相位检测单元730、控制单元740和缓冲单元750与图1B的延迟单元110、去除单元120、相位检测单元130、控制单元140和缓冲单元150相似，故不再赘述。
[0058]在本实施例中，相较于延迟锁定回路100B，延迟锁定回路700A与700B可提供两倍的延迟时间。延迟锁定回路700A或700B只是用了一个延迟单元而达到了两个延迟单元能够达到的延迟效果。本发明延迟锁定回路700A与700B仅使用设计简单占用面积小的选择器和锁定单元来代替一个电路设计复杂，占用面积较大的延迟单元。所以，本发明延迟锁定回路700A与700B具有更明显的优势。如图7A所示，选择单元760A接收缓冲频率信号CLKd及CLKb，并根据锁定信号UPlqgk产生频率信号CLKd^CLKbi。在一个实施例中，当锁定信号UPlqgk为第一状态时，选择单元760A将缓冲频率信号CLKd作为频率信号CLKd1，并将缓冲频率信号CLKb作为频率信号CLKb1。当锁定信号UPlqgk为第二状态时，选择单元760A将缓冲频率信号CLKb作为频率信号CLKd1，并将缓冲频率信号CLKd作为频率信号CLKb1。在本实施例中，选择单元760A是选择器761A，如多工器。
[0059]锁定单元770根据指示信号UP产生锁定信号UPLQGK。在一个实施例中，在初始化过程中，当指示信号UP变化为为电位Vdt，例如当指示信号UP第一次从I变为O时，锁定信号UPlco(为第一状态，如固定在电位％，即，将指示信号UP锁定在O，之后，不管指示信号UP如何变化，锁定信号UP隱都将指示信号UP锁定在第一状态。当指示信号UP为电位^时，锁定信号UPlqck为第二状态，如固定在电位V2。
[0060]在一个实施例中，锁定信号UPu)CK的起始预设值为第一状态。因此，选择单元760A先将缓冲频率信号CLKd作为频率信号CLKd1。控制单元710根据指示信号UP调整延迟单元710的延迟系数。当频率信号之间的延迟时间大约是频率信号CLKb2的半个周期时间时，锁定单元770将锁定信号UPu?设定成第二状态。选择单元760A改将缓冲频率信号CLKb作为频率信号CLKd1。控制单元710继续根据指示信号UP调整延迟单元710的延迟系数。此时，当延迟单元710的延迟系数为最大值时，频率信号CLKd^CLKb2之间的延迟时间可达到频率信号CLKb2的一个周期时间。
[0061]相较于图1B，当延迟单元110的延迟系数为最大值时，频率信号CLKdl与CLKref之间的延迟时间约为频率信号CLKref的半个周期时间。在图7A中，虽然延迟单元710的内部架构与延迟单元110相同，但由于频率信号之间的延迟时间可达到频率信号CLKb2的一个周期时间，故延迟锁定回路700A所提供的延迟时间为延迟锁定回路100B所提供的延迟时间的两倍。
[0062]在图7B中，选择模块760B包括选择器761B、缓冲器762以及反相器763。选择器761B根据锁定信号UPlqck输出缓冲频率信号CLKd或CLKb。在一个实施例中，当锁定信号UPlqck为第一状态时，选择器761B输出缓冲频率信号CLKd;锁定信号UPu?为第二状态时，选择器761B输出频率缓冲频率信号CLKb。缓冲器762对选择器761B的输出信号进行缓冲，用以产生频率信号CLKdi。反相器763对选择器7 6IB的输出信号进行反相，用以产生频率信号CLKbi。
[0063]图8A为图7A所示的延迟锁定回路的状态示意图。首先，在状态810中，延迟单元710的延迟系数SETTING被重置成初始值，如O。此时，锁定信号UPlc?为默认状态，如电位V1。因此，在状态820中，选择器761A将缓冲频率信号CLKd作为频率信号CLKd1，并将缓冲频率信号CLKb作为频率信号CLKb1。在状态830中，相位检测单元730判断频率信号CLKb2的上升边缘是否比频率信号CLKb2的上升边缘领先。若是，则增加延迟系数SETTING，并回到状态830。若否，则锁定信号UPlqgk的状态随着