集成电路中的自动复位模块的制作方法
【技术领域】
[0001] 本发明涉及集成电路技术领域，尤其涉及一种集成电路中的自动复位模块。
【背景技术】
[0002] 集成电路是指采用现代半导体加工技术加工而成的、内部集成了数量较大的晶体 管、电阻电容等半导体器件、能完成特定功能且应用在现代电子系统中的一种微型部件。
[0003] 在一颗集成电路内部通常都有一种称之为复位模块的电路结构，用于对该电路中 的其它模块进行复位操作，即通过采用这种复位模块，使得集成电路中的其它模块恢复到 最初的、稳定的一种电位或者状态。
[0004] 集成电路的复位结构通常分为外部复位和内部复位，其中外部复位是专门为集成 电路设置一个复位控制信号引脚，当需要对集成电路内部进行复位时，在该引脚上施加一 个复位信号；而内部复位是指在集成电路内部构建专门的复位结构，该复位结构在集成电 路内部某一种机制触发下，产生一个复位控制信号，对内部其它电路模块进行复位。目前集 成电路内部复位结构主要包括以下两种：
[0005] 1)、上电复位结构
[0006] 每一颗集成电路都需要通过外部的供电才能正常工作。外部电源开始供电前，集 成电路内部各个模块中的信号往往处于不确定的状态。例如集成电路内部设计了锁存器、 触发器和寄存器等一些具有记忆功能的模块，在外部电源上一次供电结束前，其内部信号 被固定在某一个值;或者由于某一种干扰机制使得电路内部信号出现各种状态;或者电路 内部电容上残余的电荷没有泄放完全(这种电容可以是电路内部设计的电容，也可以是内 部寄生的电容)等等，因此理论上在外部电源开始供电前，集成电路内部各个信号都处于不 确定的状态，或者不是设计者和使用者希望的状态，这些状态会造成逻辑电路的工作混乱， 那么就需要一种称之为上电复位的电路结构，在给集成电路进行供电（即上电）的过程，使 得内部各个信号恢复到一种稳定的电位。
[0007] 附图1示出了目前常见的一种上电复位结构。其工作原理为：在芯片上电时，复位 信号Reset首先为高电平，B点快速上升到某一个电平，该电平低于反相器INV的临界电平， 又能使NMOS管成为直流通过，这样电容Cl的下极板就能对地放电；当A点电平下降到某一个 值时，PMOS管工作于线性电阻区，电源VDD对电容C2充电，一旦B点电平上升超过反相器INV 的临界电平，则复位信号Reset变为低电平，上电复位结束。在这种上电复位结构中，电容 Cl、电容C2、M0S管的开启电压等对上电复位时间有直接的影响，而众所周知，集成电路加工 工艺总是存在一定偏差的，因此这种上电复位结构与工艺关联度很高;根据仿真结果，附图 1中电容C2的值每变化10%，上电复位时间将变化53%;M0S管的开启电压每变化0.15V，上 电复位时间将变化300%。因此，上述这种上电复位结构并不能确保每一颗集成电路的上电 复位时间都能够基本达到预先设计规范。
[0008] 上述上电复位结构除与工艺关联度很高外，还易受电源电压上升速率的影响，因 此尽管集成电路内部设置了上电复位结构，有时还不能保证集成电路能够正常复位。
[0009] 2)、低电压复位结构
[0010] 除了上电过程，还有一个"下电"过程，即在关闭电源过程中，由于电源电压的变 化，也会造成电路内部信号出现不确定或者与预期结果相违背的情况，从而使得电路出现 误操作等。因此为了确保集成电路能够在使用过程中正常复位，除了上述上电复位结构外， 又出现了另一种结构一一低电压复位结构。
[0011]低电压复位结构是指在集成电路工作过程中，随时监测电源电压的变化，当监测 到电源电压低于某一个值时，这种结构产生一个复位信号，用于对电路中的其它模块进行 复位。
[0012] 附图2示出了目前一种基于电平检测的低电压复位结构，其工作原理为：当电源电 压上升到某一个值时，复位信号Reset从高电平变为低电平，表示低压复位结束，电路开始 工作，通常把这个值称为低电压复位结束信号LVRE;而当下电或者由于干扰等原因电源电 压下降到某一个值时，复位信号Reset从低电平变为高电平，使电路复位，通常把这个值称 为低电压复位开始信号LVRB。上述低电压复位结构虽然结构简单，并且也可以随时检测电 源电压的变化，实现复位功能，但上述低电压复位结构在低电压复位开始和结束的电源电 压值LVRB/LVRE只局限在某一组固定的值，从而复位功能的灵活性欠缺，不能很好的保证复 位信号在整个工作过程中的有效性。
[0013] 有鉴于上述的缺陷，本设计人，积极加以研究创新，以期创设一种新型结构的集成 电路中的自动复位模块，使其更具有产业上的利用价值。
【发明内容】
[0014] 为解决上述技术问题，本发明的目的是提供一种集成电路中的自动复位模块。
[0015] 本发明的集成电路中的自动复位模块，包括一种集成电路中的自动复位模块，集 成电路中集成有复位模块，该复位模块主要包括有多值低电压复位检测模块和上电复位模 块，所述多值低电压复位检测模块和上电复位模块采用同一个外部电源供电，且所述多值 低电压复位检测模块和上电复位模块还择一的对该集成电路进行复位操作。
[0016] 进一步的，还设有输入模块和译码电路，所述输入模块用于供用户输入工作指令， 所述译码电路与所述输入模块电连接，并能够将所述输入模块的工作指令转化成输出信 号;且所述译码电路的输出信号能够控制所述多值低电压复位检测模块对集成电路进行复 位操作。
[0017] 进一步的，所述输入模块具有第一、三信号输出端;所述译码电路包括第一反相 器、第二反相器、第一与非门、以及第一或非门，其中，所述第一反相器和第二反相器的输入 端分别电连接于所述输入模块的第一、三信号输出端，所述第一与非门的两个输入端口分 别电连接于所述输入模块的第一、三信号输出端，其输出端口还电连接有第三反相器，所述 第一或非门的两个输入端口亦分别电连接于所述输入模块的第一、三信号输出端，其输出 端口还电连接有第四反相器;且所述第一反相器、第二反相器、第三反相器、以及第四反相 器的输出端皆为所述译码电路的信号输出端。
[0018] 进一步的，所述多值低电压复位检测模块包括第一倒比管、第二倒比管、第三PMOS 管、第四PMOS管、第一匪OS管、第一MOS管单元、第二MOS管单元、第十匪OS管、第^^一匪OS 管、第五反相器、以及第六反相器，其中，所述第一倒比管的源极电连接于外部电源，所述第 一倒比管的栅极电连接于所述译码电路的信号输出端;所述第二倒比管包括有第一负载串 和第二负载串，其中所述第一负载串包括有多个串联连接的第一PMOS管，多个所述第一 PMOS管中的第一个第一 PMOS管的源极电连接于外部电源，多个所述第一 PMOS管中的最后一 个第一 PMOS管的漏极电连接于所述第四PMOS管的源极，且多个所述第一 PMOS管的栅极、以 及所述第四PMOS管的栅极还皆电连接于所述第一倒比管的漏极;所述第二负载串包括有多 个串联连接的第二PMOS管，多个所述第二PMOS管的栅极皆电连接于所述译码电路的信号输 出端，且多个所述第二PMOS管中的第一个第二PMOS管的源极电连接于外部电源，多个所述 第二PMOS管中的最后一个第二PMOS管的漏极电连接于所述第四PMOS管的源极;所述第三 PMOS管的栅极电连接于所述译码电路的信号输出端，其源极电连接于所述第一倒比管的漏 极；
[0019] 所述第一匪OS管的源极接地，其漏极电连接于所述第一倒比管的漏极;所述第一 MOS管单元包括一个第三负载串和三个第四负载串，其中所述第三负载串包括有多个串联 连接的第二NMOS管，多个所述第二NMOS管的栅极、以及所述第一匪OS管的栅极分别电连接 于所述第三PMOS管的漏极，且多个所述第二NMOS管中的第一个第二NMOS管的漏极电连接于 所述第四PMOS管的漏极，多个所述第二匪OS管中的最后一个第二匪OS管的源极接地;每一 所述第四负载串各分别包括有多个串联连接的第三NMOS管，每一所述第四负载串中的第一 个第三NMOS管的漏极皆电连接于所述第四PMOS管的漏极，每一所述第四负载串中的最后一 个第三NMOS管的源极接地，每一所述第四负载串中的第一个第三匪OS管的栅极皆电连接于 所述译码电路的信号输出端，且每一所述第四负载串中的余下第三NMOS管的栅极皆电连接 于所述第三PMOS管的漏极；
[0020] 所述第二MOS管单元包括第四匪OS管、第五NMOS管、两个第五负载串、以及两个第 六负载串，其中所述第四NMOS管的栅极和第五NMOS管的栅极分别电连接于所述译码电路的 信号输出端，所述第四匪OS管的漏极和第五匪OS管的漏极分别电连接于所述第十匪OS管 的源极，每一所述第五负载串各分别包括有串联连接的第六匪OS管和第七匪OS管，两个所 述第六NMOS管的漏极均电连接于所述第四NMOS管的源极，两个所述第六NMOS管的栅极、以 及两个所述第七NMOS管的栅极皆电连接于所述第三PMOS管的漏极，且两个所述第七NMOS管 的源极接地;每一所述第六负载串各分别包括