负载串包括有多个 串联连接的第二PMOS管，多个所述第二PMOS管的栅极皆电连接于所述译码电路(DCD)的信 号输出端，且多个所述第二PMOS管中的第一个第二PMOS管的源极电连接于外部电源，多个 所述第二PMOS管中的最后一个第二PMOS管的漏极电连接于所述第四PMOS管(P4)的源极;所 述第三PMOS管(P3)的栅极电连接于所述译码电路(DCD)的信号输出端，其源极电连接于所 述第一倒比管(P0)的漏极； 所述第一 NM0S管(N1)的源极接地，其漏极电连接于所述第一倒比管(P0)的漏极;所述 第一M0S管单元包括一个第三负载串和三个第四负载串，其中所述第三负载串包括有多个 串联连接的第二匪0S管(N2)，多个所述第二W0S管(N2)的栅极、以及所述第一匪0S管(N1) 的栅极分别电连接于所述第三PMOS管(P3)的漏极，且多个所述第二匪0S管(N2)中的第一个 第二NM0S管(N2)的漏极电连接于所述第四PMOS管(P4)的漏极，多个所述第二NM0S管(N2)中 的最后一个第二NM0S管(N2)的源极接地;每一所述第四负载串各分别包括有多个串联连接 的第三NMOS管(N3)，每一所述第四负载串中的第一个第三匪OS管(N3)的漏极皆电连接于所 述第四PM0S管(P4)的漏极，每一所述第四负载串中的最后一个第三NM0S管(N3)的源极接 地，每一所述第四负载串中的第一个第三NM0S管（N3)的栅极皆电连接于所述译码电路 (DCD)的信号输出端，且每一所述第四负载串中的余下第三匪0S管(N3)的栅极皆电连接于 所述第三PM0S管(P3)的漏极； 所述第二M0S管单元包括第四匪0S管(N4)、第五匪0S管(N5)、两个第五负载串、以及两 个第六负载串，其中所述第四NM0S管(N4)的栅极和第五NM0S管(N5)的栅极分别电连接于所 述译码电路(DCD)的信号输出端，所述第四NM0S管(N4)的漏极和第五NM0S管(N5)的漏极分 别电连接于所述第十匪0S管(N10)的源极，每一所述第五负载串各分别包括有串联连接的 第六NM0S管(N6)和第七NM0S管(N7)，两个所述第六NM0S管(N6)的漏极均电连接于所述第四 NM0S管(N4)的源极，两个所述第六NM0S管(N6)的栅极、以及两个所述第七MTOS管(N7)的栅 极皆电连接于所述第三PM0S管(P3)的漏极，且两个所述第七NM0S管(N7)的源极接地;每一 所述第六负载串各分别包括有串联连接的第八NM0S管(N8)和第九NM0S管(N9)，两个所述第 八NM0S管(N8)的漏极均电连接于所述第五NM0S管(N5)的源极，两个所述第八NM0S管(N8)的 栅极、以及两个所述第九NM0S管(N9)的栅极皆电连接于所述第三PM0S管(P3)的漏极，且两 个所述第九匪0S管(N9)的源极接地;且所述第一NM0S管(N1)、所述第一M0S管单元、以及所 述第二M0S管单元还共同构成一电流镜结构； 另外，所述第三负载串中第一个第二匪0S管(N2)的漏极、以及每一所述第四负载串中 的第一个第三W0S管(N3)的漏极还皆电连接于所述第五反相器(INV5)的输入端，所述第十 一 NM0S管(Nil)的源极和漏极短接，所述第十NM0S管(N10)的漏极经连接所述第^^一NM0S管 (Nil)的源极后亦电连接于所述第五反相器(INV5)的输入端，且所述第十NM0S管(N10)和第 十一匪0S管(Nil)的栅极、以及所述第五反相器（INV5)的输出端还皆电连接于所述第六反 相器（INV6)的输入端，所述第六反相器（INV6)的输出端还电连接有一第七反相器（INV7)， 且所述第七反相器(INV7)的输出端即为所述多值低电压复位检测模块(LVR)的复位信号输 出端。5. 根据权利要求4所述的集成电路中的自动复位模块，其特征在于：所述第一倒比管 (P0)的栅极电连接于所述第三反相器(INV3)的输出端； 所述第三PM0S管(P3)的栅极电连接于所述第一反相器(INV1)的输出端； 所述第二负载串由三个串联连接的第二PM0S管组成，三个所述第二PM0S管的栅极分别 电连接于所述第一反相器(INV1)、第二反相器(INV2)、第四反相器(INV4)的输出端； 其中一个所述第四负载串中的第一个第三匪0S管(N3)的栅极电连接于所述第一反相 器(INV1)的输出端，余下两个所述第四负载串中的第一个第三NM0S管(N3)的栅极均电连接 于所述第二反相器(INV2)的输出端； 所述第四匪0S管（N4)的栅极和第五匪0S管（N5)的栅极均电连接于所述第一反相器 (厕1)的输出端。6. 根据权利要求4所述的集成电路中的自动复位模块，其特征在于:该复位模块还包括 有一用以滤除电源上的干扰信号的边沿延时检测模块(PD)，所述边沿延时检测模块(PD)包 括第五PM0S管至第^^一PM0S管（？5、？6、？7、？8、？9、？10、？11)、第十二匪03管（价2)、第十三 匪0S管（N13)、第一施密特触发器（SMT1)、第二施密特触发器（SMT2)、以及第二与非门 (NAND2)，其中， 所述第五PMOS管（P5)的源极和漏极短接，且其源极还电连接于外部电源，所述第六 PM0S管(P6)串接在所述第五PM0S管(P5)的漏极和第十二匪0S管(N12)的漏极之间，且所述 第五PM0S管(P5)、第六PM0S管(P6)、以及第十二NM0S管(N12)的栅极分别电连接于所述第七 反相器（INV3)的输出端，所述第十二W0S管(N12)的源极接地;所述第九PM0S管(P9)的源极 和漏极短接，且其源极还电连接于外部电源，所述第十PM0S管(P10)串接在所述第九PM0S管 (P9)的漏极和第十三NM0S管(N13)的漏极之间，且所述第九PM0S管(P9)、第十PM0S管(P10)、 以及第十三NM0S管(N13)的栅极分别电连接于所述第一施密特触发器(SMT1)的输出端，所 述第十三NM0S管(N13)的源极接地，所述第一施密特触发器(SMT1)的输入端电连接于所述 第六PM0S管(P6)的漏极;所述第二施密特触发器(SMT2)的输入端电连接于所述第十PM0S管 (P1 〇)的漏极，所述第二施密特触发器(SMT2)的输出端、以及所述第七反相器（INV7)的输出 端还分别电连接于所述第二与非门（NAND2)的两个输入端，所述第二与非门（NAND2)的输出 端还电连接有一第八反相器(INV8)，所述第八反相器(INV8)的输出端即为所述边沿延时检 测模块(PD)的信号输出端； 另外，所述第七PM0S管（P7)和第八PM0S管（P8)的栅极分别电连接于所述第六PM0S管 (P6)的漏极，且所述第七PM0S管(P7)的源极和漏极、以及所述第八PM0S管(P8)的源极和漏 极还皆接地;所述第十一 PM0S管(P11)的栅极电连接于所述第十PM0S管(P10)的漏极，且所 述第十一 PM0S管(P11)的源极和漏极还均接地。7. 根据权利要求3所述的集成电路中的自动复位模块，其特征在于:所述上电复位模块 (P0R)包括第十二PM0S管（P12)、第十三PM0S管（P13)、第十四匪0S管(N14)、第十五匪0S管 (N15)、以及第三施密特触发器(SMT3)，其中， 所述第十二PM0S管(P12)的漏极和源极短接，且所述第十二PM0S管(P12)的源极、所述 第十三PM0S管(P13)的源极、以及所述第十四匪0S管(N14)的栅极皆分别电连接于外部电 源，所述第十四NM0S管(N14)的源极接地，其漏极电连接于所述第十二PM0S管(P12)的栅极， 所述第十五NM0S管(N15)的源极和漏极均接地，其栅极电连接于所述第十三PM0S管(P13)的 漏极;所述第三施密特触发器(SMT3)的输入端亦电连接于所述第十三PM0S管(P13)的漏极， 所述第三施密特触发器(SMT3)的输出端电连接有一第十反相器（INV10)，所述第十反相器 (INV10)的输出端即为所述上电复位模块(P0R)的复位信号输出端。8. 根据权利要求7所述的集成电路中的自动复位模块，其特征在于:在所述第三施密特 触发器（SMT3)的输出端和所述第十反相器（INV10)的输入端之间还串接有一第九反相器 (INV9)〇
【专利摘要】本发明涉及一种集成电路中的自动复位模块，复位模块包括有多值低电压复位检测模块和上电复位模块，所述多值低电压复位检测模块和上电复位模块采用同一个外部电源供电，且所述多值低电压复位检测模块和上电复位模块还择一的对该集成电路进行复位操作；通过将多值低电压复位检测模块LVR及上电复位模块POR配合使用，当VDD电压值上升速度较快时，由上电复位模块POR使电路从复位状态开始工作；而当VDD电压值上升速度较慢的时候，则由多值低电压复位检测模块LVR使电路从复位状态开始工作，两种复位模块配合使用，大大提升了集成电路整体的运行可靠性。
【IPC分类】H03K17/22
【公开号】CN105591637
【申请号】CN201510827518
【发明人】居水荣
【申请人】居水荣
【公开日】2016年5月18日
【申请日】2015年11月24日