第二控制端CLK2均为低电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
[0143]图16不出了本发明实施例中的又一种锁存器的结构不意图。如图16所不的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第三控制子单元，其中，第三控制子单元可以包括第i^一晶体管Ml I和第十二晶体管M12，第^^一晶体管Ml I和第十二晶体管M12均为NMOS 管。
[0144]请继续参见图15所示，图16所示的锁存器的结构在图15中所示的锁存器的结构的基础上增加了第十二晶体管M12，其中:
[0145]第十二晶体管M12的源端与第二晶体管M2的漏端耦接，栅端与第二输入端Dn耦接，漏端与第四晶体管M4和第六晶体管M6的漏端、第三晶体管M3的栅端和第二输出端Q耦接。
[0146]当第一控制端CLKl和第二控制端CLK2均为低电平时，第一晶体管Ml和第二晶体管M2导通，在第一输入端D和第二输入端Dn分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5导通，第^^一晶体管Mll截止，第四晶体管M4和第六晶体管M6截止，第十二晶体管M12导通，从而将第一逻辑单元中从电源VREF_1、第一晶体管M1、第三晶体管M3/第五晶体管M5直至VREF_2之间的直流通路关闭。因此，可以在第一控制端CLKl和第二控制端CLK2均为低电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
[0147]图17示出了本发明实施例中的又一种锁存器的结构示意图。如图17所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第三控制子单元，其中，第三控制子单元可以包括第i^一晶体管Ml I和第十二晶体管M12，第^^一晶体管Ml I和第十二晶体管M12均为NMOS 管。
[0148]请继续参见图16所示，图17所示的锁存器的结构在图16的锁存器的基础上将i^一晶体管Mll和第十二晶体管M12的漏端親接在一起。
[0149]当第一控制端CLKl和第二控制端CLK2均为低电平时，第一晶体管Ml和第二晶体管M2导通，在第一输入端D和第二输入端Dn分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5导通，第^^一晶体管Mll截止，第四晶体管M4和第六晶体管M6截止，第十二晶体管M12导通，从而将第一逻辑单元中从电源VREF_1、第一晶体管M1、第三晶体管M3/第五晶体管M5直至VREF_2之间的直流通路关闭。因此，可以在第一控制端CLKl和第二控制端CLK2均为低电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
[0150]图18示出了本发明实施例中的又一种锁存器的结构示意图。如图18所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第三控制子单元，其中，第三控制子单元可以包括第i^一晶体管Mll，第^^一晶体管Mll为NMOS管。
[0151]请继续参见图2所示，图18所示的锁存器的结构在图2中所示的锁存器的结构的基础上增加了第十一晶体管Mll，其中:
[0152]第十一晶体管Mll的漏端与电源VREF_1耦接，栅端与所述第一输入端D耦接，源端与第一晶体管Ml的源端耦接。
[0153]当第一控制端CLKl和第二控制端CLK2均为低电平时，第一晶体管Ml和第二晶体管M2导通，在第一输入端D和第二输入端Dn分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5导通，第^^一晶体管Mll截止，第四晶体管M4和第六晶体管M6截止，从而将第一逻辑单元中从电源VREF_1、第一晶体管Ml、第三晶体管M3/第五晶体管M5直至VREF_2之间的直流通路关闭。因此，可以在第一控制端CLKl和第二控制端CLK2均为低电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
[0154]图19示出了本发明实施例中的又一种锁存器的结构示意图。如图19所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第三控制子单元，其中，第三控制子单元可以包括第i^一晶体管Ml I和第十二晶体管M12，第^^一晶体管Ml I和第十二晶体管M12均为NMOS 管。
[0155]请继续参见图19所示，图19所示的锁存器的结构在图18中所示的锁存器的结构的基础上增加了第十二晶体管M12，其中:
[0156]第十二晶体管M12的漏端与电源VREF_1耦接，栅端与第二输入端Dn耦接，源端与第二晶体管M2的源端耦接。
[0157]当第一控制端CLKl和第二控制端CLK2均为低电平时，第一晶体管Ml和第二晶体管M2导通，在第一输入端D和第二输入端Dn分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5导通，第^^一晶体管Mll截止，第四晶体管M4和第六晶体管M6截止，第十二晶体管M12导通，从而将第一逻辑单元中从电源VREF_1、第一晶体管M1、第三晶体管M3/第五晶体管M5直至VREF_2之间的直流通路关闭。因此，可以在第一控制端CLKl和第二控制端CLK2均为低电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
[0158]图20示出了本发明实施例中的一种锁存器的结构示意图。如图20所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第四控制子单元，其中，第四控制子单元可以包括第十三晶体管Ml3。
[0159]请继续参见图2所示，图20所示的锁存器的结构在图2中所示的锁存器的结构的基础上增加了第十三晶体管Ml3，第十三晶体管Ml3为PMOS管，其中:
[0160]第十三晶体管M13的源端与第二晶体管M2的漏端耦接，栅端与第一输入端D耦接，漏端与第四晶体管M4和第六晶体管M6的漏端、第三晶体管M3的栅端和第二输出端Q耦接。
[0161]当第一控制端CLKl和第二控制端CLK2均为低电平时，第一晶体管Ml和第二晶体管M2导通，在第一输入端D和第二输入端Dn分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5截止，第四晶体管M4和第六晶体管M6导通，第十三晶体管Ml3截止，从而将第二逻辑单元中从电源VREF_1、第二晶体管M2、第四晶体管M4/第六晶体管M6直至VREF_2之间的直流通路关闭。因此，可以在第一控制端CLKl和第二控制端CLK2均为低电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
[0162]图21示出了本发明实施例中的一种锁存器的结构示意图。如图21所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第四控制子单元，其中，第四控制子单元可以包括第十四晶体管M14。
[0163]请继续参见图20所示，图21所示的锁存器的结构在图20中所示的锁存器的结构的基础上增加了第十四晶体管M14，第十四晶体管M14为PMOS管，其中:
[0164]第十四晶体管Ml4的源端与第一晶体管Ml的漏端耦接，栅端与第二输入端Dn耦接，漏端与第三晶体管M3和第五晶体管M5的漏端、第四晶体管M4的栅端和第一输出端Qn耦接。
[0165]当第一控制端CLKl和第二控制端CLK2均为低电平时，第一晶体管Ml和第二晶体管M2导通，在第一输入端D和第二输入端Dn分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5截止，第十四晶体管M14导通，第四晶体管M4和第六晶体管M6导通，第十三晶体管Ml3截止，从而将第二逻辑单元中从电源VREF_1、第二晶体管M2、第四晶体管M4/第六晶体管M6直至VREF_2之间的直流通路关闭。因此，可以在第一控制端CLKl和第二控制端CLK2均为低电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
[0166]图22示出了本发明实施例中的一种锁存器的结构示意图。如图22所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第四控制子单元，其中，第四控制子单元可以包括第十三晶体管M13和第十四晶体管M14。
[0167]请继续参见图21所示，图22所示的锁存器的结构在图21中所示的锁存器的结构的基础上将第十三晶体管M13和第十四晶体管M14的源端耦接在一起。
[0168]当第一控制端CLKl和第二控制端CLK2均为低电平时，第一晶体管Ml和第二晶体管M2导通，在第一输入端D和第二输入端Dn分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5截止，第十四晶体管M14导通，第四晶体管M4和第六晶体管M6导通，第十三晶体管Ml3截止，从而将第二逻辑单元中从电源VREF_1、第二晶体管M2、第四晶体管M4/第六晶体管M6直至VREF_2之间的直流通路关闭。因此，可以在第一控制端CLKl和第二控制端CLK2均为低电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
[0169]图23示出了本发明实施例中的一种锁存器的结构示意图。如图23所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第四控制子单元，其中，第四控制子单元可以包括第十三晶体管Ml3。
[0170]请继续参见图2所示，图23所示的锁存器的结构在图2中所示的锁存器的结构的基础上增加了第十三晶体管Ml3，第十三晶体管Ml3为PMOS管，其中:
[0171]第十三晶体管M13漏端与电源VREF_1耦接，栅端与第一输入端D耦接，源端与第二晶体管M2的源端耦接。
[0172]当第一控制端CLKl和第二控制端CLK2均为低电平时，第一晶体管Ml和第二晶体管M2导通，在第一输入端D和第二输入端Dn分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5截止，第四晶体管M4和第六晶体管M6导通，第十三晶体管M13截止，从而将第二逻辑单元中从电源VREF_1、第二晶体管M2、第四晶体管M4/第六晶体管M6直至VREF_2的直流通路关闭。因此，可以在第一控制端CLKl和第二控制端CLK2均为低电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
[0173]图24示出了本发明实施例中的一种锁存器的结构示意图。如图24所示的锁存器，可以包括第一逻辑单元和第二