D触发器的制造方法
【专利摘要】本发明提供了一种D触发器，涉及触发器领域。该D触发器包括至少一对导电类型相同的MOS管，每个MOS管均包括有与MOS管导电类型相反的第一衬底或第一阱，每对导电类型相同的MOS管的其中一个MOS管的第一衬底设置有与MOS管导电类型相同的第二阱或每对导电类型相同的MOS管的其中一个MOS管的第一阱设置有与MOS管导电类型相同的第二衬底，且第二衬底或第二阱位于每对MOS管的两个MOS管之间。该D触发器的敏感节点受到撞击时，可抑制敏感节点受到轰击时产生的电荷在邻近敏感节点扩散，有效地避免多个敏感节点的同时翻转，提高D触发器的可靠性和安全性。
【专利说明】
D触发器
技术领域
[0001] 本发明涉及触发器领域，具体而言，涉及一种D触发器。
【背景技术】
[0002] 在宇宙空间中，存在大量高能粒子(质子、电子、重离子)和带电粒子。集成电路受 这些高能粒子和带电粒子的轰击后，集成电路中会产生电子脉冲，可能使集成电路内部节 点原有的电平发生翻转，此效应称为单粒子翻转。单粒子轰击集成电路的线性能量转移 (Linear Energy Transfer，LET)值越高，产生的电子脉冲越强。航空、航天领域中使用的集 成电路都会受到单粒子翻转的威胁，使集成电路工作不稳定，甚至产生致命的错误，因此开 发先进的集成电路抗单粒子翻转加固技术尤为重要。D触发器是时序逻辑电路中使用最多 的单元之一，其抗单粒子翻转能力直接决定了集成电路的抗单粒子翻转能力。对D触发器进 行电路级加固可以在较小的版图面积、功耗和成本下有效地提高集成电路的抗单粒子翻转 能力。
[0003] 现有技术中的D触发器采用DICE结构，利用互为冗余的敏感节点对来对D触发器等 时序单元进行加固，当一个节点受到粒子轰击而发生翻转时，其冗余结构会对该翻转进行 修复，因而不会造成输出信号的错误翻转。但是若敏感节点对之间距离过小，单粒子轰击敏 感节点后产生的电荷便容易扩散到其敏感节点中，使得DICE结构中的一对敏感节点同时发 生翻转，从而致使电路发生多节点翻转，DICE结构加固失效。
【发明内容】
[0004] 有鉴于此，本发明实施例的目的在于提供一种D触发器，以改善上述的问题。
[0005] 本发明实施例提供的一种D触发器，包括至少一对导电类型相同的M0S管，每对所 述M0S管的两个M0S管间隔设置，每个所述M0S管的漏极均包括有敏感节点，每个所述M0S管 均包括有与所述M0S管导电类型相反的第一衬底或第一阱，每对导电类型相同的M0S管的其 中一个M0S管的第一衬底或第一阱与另一个M0S管的第一衬底或第一阱连接，每对导电类型 相同的M0S管的其中一个所述M0S管的第一衬底设置有与所述M0S管导电类型相同的第二阱 或每对导电类型相同的M0S管的其中一个所述M0S管的第一阱设置有与所述M0S管导电类型 相同的第二衬底，且所述第二衬底或第二阱位于每对所述M0S管的两个M0S管之间。
[0006] 进一步地，每对所述导电类型相同的M0S管的两个M0S管之间设置有至少一个晶体 管。
[0007] 进一步地，每对所述导电类型相同的M0S管的两个M0S管之间设置有多个晶体管。
[0008] 进一步地，所述晶体管为M0S管或双极型晶体管以及功率型晶体管。
[0009] 进一步地，每对导电类型相同的M0S管的其中一个所述M0S管的衬底设置有空白区 域，所述空白区域位于每对所述导电类型相同的M0S管的两个M0S管的之间，且所述空白区 域位于所述第二衬底或第二阱的左侧。
[0010]进一步地，每对所述导电类型相同的M0S管的两个M0S管之间的间隔距离为lum~ 5um〇
[0011]进一步地，每对所述导电类型相同的MOS管的两个MOS管之间的间隔距离为3um。
[0012] 进一步地，所述M0S管为NM0S管，每个所述NM0S管均包括有与所述NM0S管导电类型 相反的第一 P衬底，所述第二阱为N阱。
[0013] 进一步地，所述M0S管为PM0S管，每个所述PM0S管均包括有与所述PM0S管导电类型 相反的第一 N阱，所述第二衬底为第二P衬底。
[0014] 进一步地，所述D触发器包括多对导电类型相同的M0S管，所述多对导电类型相同 的M0S管包括多对PM0S管与多对NM0S管。
[0015] 与现有技术相比，本发明的提供的一种D触发器，在每对导电类型相同的M0S管的 其中一个所述M0S管的第一衬底设置有与所述M0S管导电类型相同的第二阱或每对导电类 型相同的M0S管的其中一个所述M0S管的第一阱设置有与所述M0S管导电类型相同的第二衬 底，且第二阱或第二衬底位于每对所述M0S管的两个M0S管之间，M0S管包括的导电类型相反 的第一衬底和所述与M0S管导电类型相同的第二阱或M0S管包括的导电类型相反的第一阱 和所述与M0S管导电类型相同的第二衬底可形成一个反偏的PN结，即反偏二极管，当一对 M0S管的其中一个M0S管的敏感节点受到高能粒子的轰击时，在两个M0S管之间造阱形成的 反偏的PN结可对敏感节点受到高能粒子的轰击时产生的电子或者空穴起到阻止或者吸收 的作用，从而抑制敏感节点受到高能粒子的轰击时产生的电荷在邻近敏感节点的扩散，从 而有效地避免了多个敏感节点的同时翻转，提高了 D触发器的可靠性和安全性。
[0016] 为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合 所附附图，作详细说明如下。
【附图说明】
[0017] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例 中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是 本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施 例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实 施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施 例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的 所有其他实施例，都属于本发明保护的范围。
[0018] 图1为本发明较佳实施例D触发器电路版图。
[0019] 其中，附图标记与部件名称之间的对应关系如下:NM0S管101，PM0S管102，第一P衬 底103，第一 N阱104，第二N阱105，第二P衬底106，敏感节点107，空白区域108，晶体管109。
【具体实施方式】
[0020]下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整 地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在 此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因 此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的 范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做 出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0021 ]应注意到:相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一 个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本发明的 描述中，术语"第一"、"第二"等仅用于区分描述，而不能理解为指示或暗示相对重要性。 [0022]在宇宙空间中，存在大量高能粒子(质子、电子、重离子)和带电粒子。集成电路受 这些高能粒子和带电粒子的轰击后，集成电路中会产生电子脉冲，可能使集成电路内部节 点原有的电平发生翻转，此效应称为单粒子翻转。单粒子轰击集成电路的线性能量转移 (Linear Energy Transfer，LET)值越高，产生的电子脉冲越强。航空、航天领域中使用的集 成电路都会受到单粒子翻转的威胁，使集成电路工作不稳定，甚至产生致命的错误，因此开 发先进的集成电路抗单粒子翻转加固技术尤为重要。D触发器是时序逻辑电路中使用最多 的单元之一，其抗单粒子翻转能力直接决定了集成电路的抗单粒子翻转能力。对D触发器进 行电路级加固可以在较小的版图面积、功耗和成本下有效地提高集成电路的抗单粒子翻转 能力。
[0023]现有技术中的D触发器采用DICE结构，利用互为冗余的敏感节点对来对D触发器等 时序单元进行加固，当一个节点受到粒子轰击而发生翻转时，其冗余结构会对该翻转进行 修复，因而不会造成输出信号的错误翻转。但是若敏感节点对之间距离过小，单粒子轰击敏 感节点后产生的电荷便容易扩散到其敏感节点中，使得DICE结构中的一对敏感节点同时发 生翻转，从而致使电路发生多节点翻转，DICE结构加固失效。
[0024] 有鉴于此，发明人经过长期观察和研究发现，提供了一种D触发器。该D触发器包括 至少一对导电类型相同的M0S管，每个M0S管均包括有与M0S管导电类型相反的第一衬底或 第一阱，每对导电类型相同的M0S管的其中一个M0S管的第一衬底或第一阱与另一个M0S管 的第一衬底或第一阱连接，每对导电类型相同的M0S管的其中一个M0S管的第一衬底设置有 与M0S管导电类型相同的第二阱或每对导电类型相同的M0S管的其中一个M0S管的第一阱设 置有与M0S管导电类型相同的第二衬底，且第二衬底或第二阱位于每对M0S管的两个M0S管 之间。该D触发器的敏感节点受到撞击时，可抑制敏感节点受到高能粒子的轰击时产生的电 荷在邻近敏感节点的扩散，从而有效地避免了多个敏感节点的同时翻转，提高了 D触发器的 可靠性和安全性。
[0025] 下面通过具体的实施例子并结合附图对本发明做进一步的详细描述。
[0026] 参阅图1，本发明提供的一种D触发器，包括至少一对导电类型相同的M0S管，每对 M0S管的两个M0S管间隔设置，每个M0S管的漏极均包括有敏感节点107，每个M0S管均包括有 与M0S管导电类型相反的第一衬底或第一阱，每对导电类型相同的M0S管的其中一个M0S管 的第一衬底或第一阱与另一个M0S管的第一衬底或第一阱连接，每对导电类型相同的M0S管 的其中一个M0S管的第一衬底设置有与M0S管导电类型相同的第二阱或每对导电类型相同 的M0S管的其中一个M0S管的第一阱设置有与M0S管导电类型相同的第二衬底，且第二衬底 或第二阱位于每对M0S管的两个M0S管之间，且第一衬底包绕与第二阱的周围或第一阱包绕 于第二衬底的周围。
[0027]本实施例中，导电类型相同的M0S管的对数不仅仅可以为两对，也可以为一对、三 对以及四对等等，在此不做限制。本实施例所述的两对导电类型相同的M0S管是指每对M0S 管的两个M0S管的导电类型相同，并非指每对M0S管之间的导电类型相同。
[0028] 本实施例中，所述两对导电类型相同的M0S管的其中一对M0S管与另一对M0S管的 导电类型可以相同也可以不同。例如，两对M0S管均为NM0S管或均为PM0S管或者其中一对为 PM0S管，另一对为匪0S管，在此不做限制。本实施例提供的两对导电类型相同的M0S管采用 一对PM0S管和一对NM0S管举例说明。且一对NM0S管的每个NM0S管101的第一衬底为第一 P衬 底103,位于一对匪0S管的两个匪0S管101之间第二阱为第二N阱105;-对PM0S管的每个 PM0S管102的第一阱为第一 N阱104,位于一对PM0S管的两个PM0S管102之间第二衬底为第二 P衬底106。且第一N阱104包绕于第二P衬底106的周围，第一P衬底103包绕于第二N阱105的 周围。
[0029] 本实施例中，一对NM0S管的两个NM0S管101和一对PM0S管的两个PM0S管102之间均 设置有至少一个晶体管109,且每个晶体管109的排布方式与NM0S管101或PM0S管102的排布 方式一致，且所述至少一个晶体管109不参与该D触发器的其他电子元件之间的电路连接。 晶体管109可采用M0S管或双极型晶体管109以及功率型晶体管109。晶体管109可在敏感节 点107受到高能粒子的轰击时产生的电子或者空穴在一定程度上起到阻止或者吸收的作 用。当然地，一对匪0S管的两个匪0S管101和一对PM0S管的两个PM0S管102之间优选设置多 个晶体管109,多个晶体管109可在敏感节点107受到高能粒子的轰击时产生的电子或者空 穴同时起到阻止或者吸收的作用，从而增强对产生的电子或者空穴同时起到阻止或者吸收 的效率。为了使得设置有D触发器的集成电路工艺特征尺寸较小，同时对产生的电子或者空 穴同时起到阻止或者吸收的效率较高，本实施例中，一对匪0S管的两个匪0S管101和一对 PM0S管的两个PM0S管102之间的晶体管109的数量均优选为3个。
[0030] 一对匪0S管的两个NM0S管101和一对PM0S管的两个PM0S管102之间还均间隔有空 白区域108,且晶体管109位于空白区域108的左侧，空白区域108分别位于第二N阱105和第 二P衬底106的左侧。空白区域108可在敏感节点107受到高能粒子的轰击时产生的电子或者 空穴在一定程度上起到阻止或者吸收的作用。
[0031] 考虑到如果两个M0S管之间距离过小，当敏感节点107受到高能粒子的轰击时产生 的电子或者空穴时，仍然可能会产生多粒子翻转效应，如果两个M0S管之间距离过小会导致 得设置有D触发器的集成电路工艺特征尺寸较大。将一对匪0S管的两个NM0S管101和一对 PM0S管的两个PM0S管102之间的间隔距离均设置为lum~5um，本实施例中，对NM0S管101的 两个NM0S管101和一对PM0S管的两个PM0S管102之间的间隔距离优选设置为3um。
[0032] 本发明的提供的一种D触发器，在一对NM0S管的第一 P衬底103设置有第二N阱105， 且第二N阱105位于两个NM0S管101之间，在一对PM0S管的第一 N阱104设置有第二P衬底106， 且第二P衬底106位于两个PM0S管102之间，匪0S管101的第一P衬底103与位于两个匪0S管 101之间的第二N阱105可形成一个反偏的PN结，即反偏二极管;PM0S管102的第一 N阱104与 位于两个PM0S管102之间的第二P衬底106可形成一个反偏的PN结，即实现阱隔离。当一对 NM0S管的其中一个NM0S管101或一对PM0S管的其中一个PM0S管102的敏感节点107受到高能 粒子的轰击时，在两个匪0S管101或PM0S管102之间造阱形成的反偏的PN结可对敏感节点 107受到高能粒子的轰击时产生的电子或者空穴起到阻止或者吸收的作用，从而抑制敏感 节点107受到高能粒子的轰击时产生的电荷在邻近敏感节点107的扩散，从而有效地避免了 多个敏感节点107的同时翻转，提高了 D触发器的可靠性和安全性。
[0033] 经试验，利用一串列加速器产生的LET值分别为2.88MeV · cm2/mg、8.62MeV · cm2/ mg、12.6MeV · cm2/mg和21.3MeV · cm2/mg的四种地面重离子福照测试环境。将处于正常工作 状态的传统未加固触发器、传统双模冗余加固触发器、传统DICE结构加固触发器、抗单粒子 翻转触发器和本发明提供的触发器分别连接在相同的1000级反向器链的输出端，并以 40MHz的时钟频率工作，1000级反向器链的输入端连接低电平。将上所述串列加速器产生的 LET值分别为2.88MeV · cm2/mg、8.62MeV · cm2/mg、12.6MeV · cm2/mg和21.3MeV · cm2/mg的 地面重离子辐照测试环境中，统计各LET值在重离子辐照过程中各触发器发生错误输出的 次数。每种LET值的重离子辐照总注量为107ion/cm 2。请参阅表1，从表1可以看出，本发明提 供的触发器、传统双模冗余加固触发器、传统DICE结构加固触发器以及抗单粒子翻转触发 器，发生错误次数最少的为本发明提供的D触发器，因此可以得出本发明提供的D触发器的 抗多节点翻转效应的能力优于其他地现有技术中的D触发器的抗多节点翻转效应的能力。
[0034]
[0035] 表 1
[0036] 在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语"设置"、 "安装"、"相连"、"连接"应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一 体地连接;可以是机械连接，也可以是电连接;可以是直接相连，也可以通过中间媒介间接 相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上 述术语在本发明中的具体含义。
[0037] 应注意到:相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一 个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
[0038]在本发明的描述中，需要说明的是，术语"中心"、"上"、"下"、"左"、"右"、"竖直"、 "水平"、"内"、"外"等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该 发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不 是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不 能理解为对本发明的限制。此外，术语"第一"、"第二"、"第三"等仅用于区分描述，而不能理 解为指示或暗示相对重要性。
[0039] 以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技 术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。
[0040] 以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技 术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。应注意到:相似的标号和字母在 下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需 要对其进行进一步定义和解释。
[0041] 以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何 熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵 盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
【主权项】
1. 一种D触发器，其特征在于，包括至少一对导电类型相同的MOS管，每对所述MOS管的 两个MOS管间隔设置，每个所述MOS管的漏极均包括有敏感节点，每个所述MOS管均包括有与 所述MOS管导电类型相反的第一衬底或第一阱，每对导电类型相同的MOS管的其中一个MOS 管的第一衬底或第一阱与另一个MOS管的第一衬底或第一阱连接，每对导电类型相同的MOS 管的其中一个所述MOS管的第一衬底设置有与所述MOS管导电类型相同的第二阱或每对导 电类型相同的MOS管的其中一个所述MOS管的第一阱设置有与所述MOS管导电类型相同的第 二衬底，且所述第二衬底或第二阱位于每对所述MOS管的两个MOS管之间。2. 根据权利要求1所述的D触发器，其特征在于，每对所述导电类型相同的MOS管的两个 MOS管之间设置有至少一个晶体管。3. 根据权利要求2所述的D触发器，其特征在于，每对所述导电类型相同的MOS管的两个 MOS管之间设置有多个晶体管。4. 根据权利要求2所述的D触发器，其特征在于，所述晶体管为MOS管或双极型晶体管以 及功率型晶体管。5. 根据权利要求1所述的D触发器，其特征在于，每对导电类型相同的MOS管的其中一个 所述MOS管的衬底设置有空白区域，所述空白区域位于每对所述导电类型相同的MOS管的两 个MOS管的之间，且所述空白区域位于所述第二衬底或第二阱的左侧。6. 根据权利要求1所述的D触发器，其特征在于，每对所述导电类型相同的MOS管的两个 MO S管之间的间隔距离为I um~5 um。7. 根据权利要求6所述的D触发器，其特征在于，每对所述导电类型相同的MOS管的两个 MOS管之间的间隔距离为3um〇8. 根据权利要求1所述的D触发器，其特征在于，所述MOS管为匪OS管，每个所述匪OS管 均包括有与所述NMOS管导电类型相反的第一 P衬底，所述第二阱为N阱。9. 根据权利要求1所述的D触发器，其特征在于，所述MOS管为PMOS管，每个所述PMOS管 均包括有与所述PMOS管导电类型相反的第一 N阱，所述第二衬底为第二P衬底。10. 根据权利要求1所述的D触发器，其特征在于，所述D触发器包括多对导电类型相同 的MOS管，所述多对导电类型相同的MOS管包括多对PMOS管与多对NMOS管。
【文档编号】H03K3/353GK105932986SQ201610366914
【公开日】2016年9月7日
【申请日】2016年5月27日
【发明人】杨国庆, 朱定飞, 王建军, 徐庆光
【申请人】湖南融创微电子有限公司