FlexRay通信组件、FlexRay通信控制器和用于在FlexRay通信连接和FlexRay用户之间传...的制作方法

专利名称：：FlexRay通信组件、FlexRay通信控制器和用于在FlexRay通信连接和FlexRay用户之间传...的制作方法FlexRay通信组件、FlexRay通信控制器和用于在FlexRay通信连接和FlexRay用户之间传输消息的方法现有技术本发明涉及用于将FlexRay通信连接与通过用户接口分配给FlexRay通信组件的用户相耦合的FlexRay通信组件，其中经由所述FlexRay通信连接传输消息。消息的方法，其中FlexRay通信组件与所述通信连接建立连接并且所述用户经由用户接口连接到所述通信组件上。最后，本发明涉及带有用于实现所述类型方法的所述类型FlexRay通信组件的FlexRay通信控制器。借助于通信系统和总线系统、也即通信连接使控制设备、传感器和执行元件的联网在最近几年在构造现代化机动车时或者也在机械制造中、特别是在机床领域以及在自动化中急剧增加。在此可以实现通过将功能分配到多个控制设备上的协同效应。在此情况下，提及分布式系统。在各个站之间的通信越来越多地通过总线系统、即通信系统发生。在总线系统上的通信业务量、访问和接收机制以及误差处理通过协议来调节。对此公知的协议是FlexRay协议，其中目前基于FlexRay协议规范v2.0或者v2.1。FlexRay是尤其用于机动车中的快速的、确定性的且容错的总线系统。FlexRay协议依照时分多址(TimeDivisionMultipleAccess,TDMA)的方法工作，其中给部件、即用户或者待传输的消息分配固定的时隙，其中所述部件、即用户或者待传输的消息具有对通信连接的排他性访问。在此，所述时隙以确定的循环重复，使得可以精确地预测在所述总线上传输所述消息的时刻并且确定性地进行总线访问。为了最佳地使用用于在总线系统上传输消息的带宽，FlexRay将所述循环划分为静态的和动态的部分。在此，固定的时隙位于总线循环开始时的静态部分。在动态部分中，时隙被动态地分配。其中现在分别仅仅对于短暂的时间、即所谓的微时隙实现排他性总线访问。仅仅当在微时隙内进行总线访问时，才给所述时隙延长所需的时间。因此，由此仅仅当确实需要带宽时，才消耗带宽。在此，FlexRay经由两个分离的物理路线以最大为10MBit/s的数据速率通信。在此，两个信道对应于特别是OSI(开放式系统互连参考^t型(OpenSystemsInterconnectionRefferenceModel))层才莫型的物理层。所述两个信道现在主要用于冗余的和因此容错的消息传输，然而也可以传输不同的消息，由此于是会使数据速率加倍。但是也可以以较低的数据速率运行FlexRay。为了实现同步的功能和通过两个消息之间的小间隔来优化带宽，在通信网络中的分布式部件、即用户需要公共的时基、所谓的全局时间。对于非同步，同步消息在循环的静态部分中被传输，其中借助特定算法根据FlexRay规范如此纠正部件的本地时间，使得所有本地时钟与全局时钟同步运行。FlexRay网络节点或者FlexRay用户或者主机包含用户处理器、即主机处理器、FlexRay控制器或者通信控制器、以及在总线监控情况下总线护卫。在此，主机处理器、即用户处理器提供和处理经由FlexRay通信控制器所传输的数据。对于在FlexRay网络中的通信，消息或者消息对象可以以例如直至254个数据字节来配置。现在任务是，提供FlexRay通信组件，所述FlexRay通信组件以最佳的方式支持FlexRay网络中的通信。本发明的优点通过具有权利要求1的所有特征的FlexRay通信组件、通过按照权利要求6的FlexRay通信控制器以及通过按照权利要求7的方法来有利地解决所述任务。根据本发明的通信组件的特征在于，为了在用户和通信连接之间传输消息，设置用于存储消息的装置，其中通过状态机这样地控制传输，使得与用于存储和传输消息的信息有关的可预先规定的序列通过状态机预先规定或者调用。有利的是，在通信组件中，固定地以硬件方式给状态机布线和或者是固定地以硬件方式给所述序列布线。可替代地，在FlexRay通信组件中，状态机也可经由用户接口由用户自由编^f呈。特别有利的是，所述信息包含访问类型和/或者访问方式和/或者访问地址和/或者数据大小和/或者对数据的控制信息和/或者至少一个用于保护数据的信息。所述优点同样也适用于带有FlexRay通信组件的FlexRay装置，其中所述FlexRay通信组件用于耦合传输消息所经由的FlexRay通信连接，其中所述装置经由用户接口将用户与通信组件连接，其特征在于，为了在用户和通信组件之间传输消息，设置用于存储消息的装置，其中通过状态机这样地控制传输，使得与用于存储和传输消息的信息有关的可预先规定的序列通过该状态机预先规定或者调用。所述优点同样适用于用以传输消息的方法，其中Flexray通信组件与FlexRay通信连接相耦合，其中通过所述FlexRay通信连接传输消息，其中所述装置经由用户接口将用户与通信组件连接，其特征在于，为了在用户和通信组件之间传输消息，可以将所述消息存储在用于存储消息的装置中，其中通过状态机这样地控制传输，使得与用于存储和传输消息的信息有关的可预先规定的序列通过状态机预先规定或调用。有利地，用于^馬合作为物理层的FlexRay通信连接的FlexRay通信组件与在FlexRay网络中的分配给FlexRay通信组件的用户一起4皮示出，其中经由所述FlexRay网络传输消息。在此，FlexRay通信组件有利地包含用于存储至少一部分所传输的消息的第一装置和用于连接第一装置与所述用户的第二装置、以及用于连接FlexRay通信连接、即物理层与第一装置的第三装置。在此，第一装置有利地包含消息管理器、即消息处理机和消息存储器，其中消息管理器在关于消息存储器的数据访问方面承担对第一和第二装置的数据路径的控制。在此，第一装置的消息存储器合理地被划分为头段和数据段。有利地，为了绑定到主机、即FlexRay用户或者主机处理器，第二装置包含输入端緩冲存储器和输出端緩沖存储器，其中或者输入端緩冲存储器或者输出端緩冲存储器或者最好两个存储器在优选的实施形式中分别被划分成分緩冲存储器和影子存储器(Schattenspeicher)，所述分緩沖存储器和影子存储器分别以交替的方式只读和/或者写，由此确保数据完整性。对相应分緩沖存储器和所属的影子存储器的交替式读或者写可以有利地通过交换相应的访问或者通过交换存储器内容来实现。在此，如果每个分緩沖存储器和每个影子存储器这样来设计，使得可存储两个FlexRay消息的每一个数据域和/或者头域，则是有利的。为了更加毫无问题地与不同的用户或者主机相匹配，第二装置包含接口组件，所述接口组件由用户特定的分组件和与用户无关的分元总地提高FlexRay通信组件的灵活性。在此，分組件也可以在接口组件内部分别以软件形式、即每个分元件作为软件功能来实现。根据在FlexRay情况下的冗余传输路径，第三装置有利地包含第一接口组件和笫二接口组件并且在其侧^皮划分成分别具有两个数据方向的两条数据路径。合理地，第三装置也包含第一和第二緩冲存储器，以便考虑两条数据路径和分别两个数据方向。在此，这里还如此设计第一和第二緩沖存储器，使得可存储两个FlexRay消息的至少每一个数据域。有利地，第三装置的每个接口组件包含移位寄存器和FlexRay协议状态机。通过才艮据本发明的FlexRay通信组件，可以完全支持FlexRay协议规范、特别是v2.0或者v2.1并且因而例如可配置直至128个消息或者消息对象。在此得到可灵活配置的消息存储器，用于根据消息的相应数据字段或者数据域的大小来存储不同数量的消息对象。因此于是可以以有利的方式配置具有不同长度数据字段的消息或者消息对象。在此，以有利的方式将消息存储器构造为FIFO(先进先出(firstin-firstout)),使得得到可配置的接收FIFO。在存储器中的每条消息或者每个消息对象可以被配置为接收存储器对象(接收緩冲器)、发送存储器对象(发送緩冲器)或者为可配置的接收FIFO的部分。同样地，在FlexRay网络中对帧ID、信道ID和循环计数器的接受过滤是可能的。因此，合理地也支持网络管理。此外，有利地设置可屏蔽模块中断。其它的优点和有利的扩展方案从权利要求的特征以及从说明书中得出。根据接下来的附图的图进一步解说本发明。其中图1以示意图的方式示出通信组件和其到物理层的绑定(Anbindung)、即通信连接以及通信或主机用户；图2详细地示出图1的通信组件的特定实施形式及其绑定；图3示出按照图l或者2的通信组件的消息存储器的结构；图4至6示出在从用户到通信组件的消息存储器的方向上数据访问的结构体系和过程的示意视图；图7至9示出在从通信组件的消息存储器到用户的方向上数据访问的结构体系和过程的示意视图；图IO示出通信组件的消息管理器和示意性所示的在其中所包含的有限状态机；图ll再次示意地示出通信组件的元件以及用户和由消息管理器所控制的相应数据路径；图12示出涉及在图11中的数据路径的访问分布；图13示出对在通信组件和用户之间的用户接口的简化实现；图14示出在流程图中所描绘的本发明状态机；并且图15针对具体緩沖器访问示出按照图14的状态机的状态。具体实施方式图1示意地示出FlexRay通信组件100,用于将用户或者主4几102绑定到FlexRay通信连接101、即FlexRay的物理层上。为此，FlexRay通信组件100经由连接107与用户或者用户处理器102相连接和经由连接106与通信连接101相连接。为了一方面在传输时间方面和另一方面在数据完整性方面毫无问题地绑定，在FlexRay通信组件中基本上示意地区分三种装置。在此，第一装置105用于存储、尤其是剪贴板(Zwischenablage)、待传输的消息的至少一部分。第二装置104经由连接107和108^皮接入用户102和第一装置105之间。同样地，第三装置103经由连接106和109^皮接入用户IOI和第一装置105之间，由此可以在确保数据完整性时在最佳速度情况下实现灵活地将数据作为消息、特别是FlexRay消息的部分输入到第一装置105或者从其输出。在图2中再次更详细地以优选实施形式的形式示出所述通信组件100。同样地，更加详细地示出相应的连接106至109。在此，第二装置104包含输入端緩沖存储器或输入緩冲存储器201(输入緩冲器IBF)、输出端緩冲存储器或输出緩沖存储器202(输出緩冲器OBF)以及由两部分203和204组成的接口组件，其中分组件203是用户无关的并且第二分组件204是用户特定的。用户特定的分组件204(客户CPU接口(CustomerCPUInterface),CIF)将用户特定的主机CPU102、即客户特定的用户与FlexRay通信组件100相连接。为此，设置双向数据线216、地址线217以及控制输入218。同样地，用219设置中断输出。用户特定的分组件204与用户无关的分组件203(通用CPU接口，GIF)建立连接，也就是说，也称作FlexRayIP模块的FlexRay通信组件具有通用的、即^^共的CPU接口，在所述接口上经由相应的用户特定的分组件、即客户CPU接口CIF可以连接大量不同的客户特定的主机CPU。由此，必须根据用户只改变分组件204,这就意p未着明显较低的耗费。输入緩沖存储器或输入端緩冲存储器201和输出端緩沖存储器或输出緩冲存储器202可以在一个存储器组件中或者在分离的存储器组件中来构造。在此，输入緩沖存储器201用来中间存储消息用于传输到消息存储器200。在此，优选地如此构造输入緩沖组件，使得该输入緩冲组件可以存储两个完整的消息，所述消息分别由尤其具有配置数据的头段(HeaderSegment)和数据段或者有效载荷段组成。在此，输入緩冲存储器以两部分(分緩沖存储器和影子存储器)的方式被构造，由此可以通过交替地写输入緩沖存储器的两个部分或者通过访问交替来加速在用户CPU102和消息存储器200之间的传输。同样地，输出緩沖存储器或输出端緩沖存储器(输出緩沖器(Output-Buffer)OBF)用来30中间存储消息用于从消息存储器200传输到用户CPU102。在此，也如此设计输出緩冲器202,使得可以存储两个完整消息，所述完整消息由尤其具有配置数据的头段和数据段、即有效载荷段组成。这里，输出緩冲存储器202也被分成两部分、即分緩冲存储器和影子存储器，由此这里也可以通过交替地读两个部分或者通过访问交替来加速在用户或主机CPU102和消息存储器200之间的传输。由块201至204组成的第二装置104与第二装置105如所示相连接。装置105由消息管理器200(消息处理机(MessageHandler)MHD)和消息存储器300(消息RAM)组成。消息管理器检验或者控制在输入緩沖存储器201以及输出緩冲存储器202和消息存储器300之间的数据传递。该消息管理器完全一样地检验或者控制在另一方向上经由第三装置103的数据传输。消息存储器优选地;故实施为单端口RAM。该RAM存储器与配置数据和状态数据一起存储消息或者消息对象、即真正的数据。消息存储器300的准确结构在图3中进一步示出。第三装置103由块205至208组成。相应于FlexRay物理层的两个信道，装置103被划分成具有各两个数据方向的两个数据路径。这通过连接213和214来表示，其中对于信道A示出两个数据方向、用于接收(RxA)和发送(TxA)的RxA和TxA以及对于信道B示出RxB和TxB。用连接215表示可选的双向控制输入端。第三装置103的绑定对于信道B经由第一緩冲存储器205和对于信道A经由第二緩沖存储器206实现。这两个緩沖存储器(瞬时緩冲器RAM:RAMA和RAMB)用作用于从(或向)笫一装置105传输数据的中间存储器。相应于两个信道，这两个緩沖存储器205和206分别与接口组件207和208连接，所述接口组件包含由发送/接收移位寄存器和FlexRay协议有限状态机组成的FlexRay协议控制器或者总线协议控制器。因此，两个緩沖存储器205和206用作中间存储器用于在接口组件的移位寄存器或者FlexRay协议控制器207和208与消息存储器300之间传输数据。这里有利地也通过每个緩沖存储器205或者206存储数据字段、即两个FlexRay消息的有效载荷段或者数据段。此外在通信组件100中用209表示全局时间单元(GlobalTimeUnitGTU),所述全局时间单元负责显示在FlexRay中的全局时间光栅(Zeitraster)、即Mikrotick(微节拍)pT和Makrotick(宏节拍)MT。同样地，经由全局时间单元209来调节循环计数器的容错时钟同步和在FlexRay的静态和动态_险的时间流程的检验。用块210表示通用系统控制(系统通用控制装置(SystemUniversalControl)SUC)，通过所述通过系统控制装置检验和控制FlexRay通信控制器的运行模式。唤醒(Wakeup)、启动(Startup)、再集成或集成、正常运行(normaloperation)禾口净皮动运4亍(passiveoperation)属于jt匕。块211示出网络和4普误管理(NetworkandErrorManagementMEM),正如在FlexRay协议规范v2.0中所描述的。最后，块212示出中断控制装置(InterruptControlINT)，所述中断控制装置管理状态和4昔误中断标志(statusanderrorinterruptflags)并且才企验或者控制通向用户CPU102的中断输出端219。此外，块212包用于产生时间中断或者定时器中断的绝对的和相对的定时器或者计时器。对于FlexRay网络中的通信，消息对象或者消息(消息緩沖器)可以用直至254个数据字节来配置。消息存储器300尤其是消息RAM存储器(消息RAM),所述消息RAM存储器例如可以存储直至最大128个消息对象。涉及处理或者管理消息自身的所有功能都针对消息管理器或者消息处理机200予以实现。这例如是接受过滤、在两个FlexRay协议控制器块207和208与消息管理器300、即消息RAM之间传递消息以及检验发送顺序和提供配置数据或者状态数据。外部CPU、即用户处理器102的外部处理器可以经由用户接口与用户特定的部分204直接访问FlexRay通信组件的寄存器。在此，使用多个寄存器。使用这些寄存器，用以配置和控制FlexRay协议控制器、即接口组件207和208、消息管理器(消息处理机MHD)200、全局时间单元(GlobalTimeUnitGTU)209、通用系统控制器(系统通用控制器SUC)210、网络和错误管理单元(NetworkandErrorManagementUnitNEM)211、中断控制器(InterruptControllerINT)212以及对消息RAM、即消息存储器300的访问并且还显示相应的状态。在图4至6和7至9中至少还进一步探讨这些寄存器的部分。这种所述的本发明FlexRay通信组件能够实现FlexRay规范v2.0或者v2.1的简单转换，由此可以简单地产生带有相应FlexRay功能性的ASIC或者微控制器。在图3中详细描述了对消息存储器300的划分。对于FlexRay通信控制器的按照FlexRay协议规范所要求的功能性，需要消息存储器用以提供待发送的消息(传输緩沖器)以及存储无误接收的消息(接收緩冲器)。FlexRay协议允许具有数据域、即有效载荷域为0至254个字节的消息。正如在图2中所示的，消息存储器是FlexRay通信组件100的部分。接下来描述的方法以及相应的消息存储器描述了特别是在使用随机存储存储器(RAM)的情况下对待发送的消息以及所接收到的消息的存储，其中通过根据本发明的机制可能的是，在预先规定大小的消息存储器中存储可变数量的消息。在此，可存储的消息的数量取决于各个消息的数据域的大小，由此一方面可以最小化所需要的存储器的大小而不限制消息的数据域的大小，并且另一方面实现对存储器的最佳利用。接下来，现在应该为FlexRay通信控制器进一步描述对尤其基于RAM的消息存储器的可变划分。为了实施，现在示例性地预先规定消息存储器具有n比特(例如8、16、32等等)的确定的字宽以及m个字的预先规定的存储深度(m,n为自然数)。在此，消息存储器300^L划分成两^a、即头段(HeaderSegment)HS和数据段DS(有效载荷部分、有效载荷段)。因此，每条消息被加以头域HB和数据域DB。因此，为消息O、l至k(k是自然数)加以头域HBO、HB1至HBk和数据域DB0、DB1至DBk。因此在消息中，在第一和第二数据之间进行区分，其中第一数据对应于关于FlexRay消息的配置数据和/或者状态数据并且分别被存放在头域HB(HBO，HB1，…，HBk)内。对应于应该4皮传输的真正数据的第二数据相应地^皮存方文在数据域(DBO，DB1,…，DBk)内。因此，对于每条消息的第一数据产生第一数据范围(以比特、字节或者存储字来度量)并且对于消息的第二数据产生第二数据范围(同样地以比特、字或者存储字来度量)，其中每条消息的第二数据范围可能不同。在头段HS和数据段DS之间的划分现在在消息存储器300中是可变的，也就是说在所述域之间不存在预先规定的界限。根据本发明，在头段HS和数据段DS之间的划分取决于消息的数量k以及一个消息或者所有k个消息总计的第二数据范围、即真正数据的范围。根据本发明，现在给相应消息的配置数据KD0、KD1至KDk分别直接分配指针元件或者数据指针DPO、DPI至DPk。在特定的扩展方案中，给每个头域HBO、HB1至HBk分配固定数量的存储字、这里为两个，使得配置数据KD(KDO，KD1,…，KDk)和指针元件DP(DPO,DP1，…，DPk)总是一起被存放在头域HB中。具有头域HB的头段HS紧接用于存储真正的消息数据DO、Dl至Dk的数据段DS,其中所述头段HS的大小或者第一数据范围取决于待存储消息的数量k。所述数据段(或者数据部分)DS在其数据范围内取决于所存放的消息数据的相应数据范围，在这例如在DBO中六个字，DB1中一个字和在DBk30中两个字。因此，相应指针元件DPO、DPI至DPk总是指向开始，即指向相应数据域DBO、DB1至DBk的初始地址，在所述数据域中存放有相应消息0、l至k的数据DO、Dl至Dk。因此，消息存储器在头段HS和数据段DS之间的划分是可变的，并且取决于消息本身的数量以及消息的相应数据范围和因此取决于总的第二数据范围。如果配置较少的消息，那么头段较小，并且在消息存储器中变为空闲的域可以作为对用于存储数据的数据段DS的补充来使用。通过这种可变性可以确保最佳的存储器充分利用，因而使用较小的存储器也是可能的。空闲的数据段FDS、特别是其大小同样地取决于所存储的消息的数量k的组合和消息的相应第二数据范围，因而是最小并且甚至可能是o。除了使用指针元件之外，还可能将第一和第二数据、即配置数据KD(KDO,KD1,…，KDk)和真正的数据D(DO，Dl，…，Dk)以可预先规定的顺序来存放，使得头域HBO至HBk在头段HS中的顺序和数据域DBO至DBk在数据段DS中的顺序分别相同。于是在有些情况下甚至可以放弃指针元件。在特别的扩展方案中，给消息存储器分配错误识别发生器、特别是奇偶位发生器元件和错误识别校验器、特别是奇偶位校验元件，用以通过每存储字或者每域(HB和/或者DB)可以恰恰尤其作为校验位一起存放校验和，来确保在HS和DS中所存储的数据的正确性。其它的检验识别、例如CRC(循环冗余才交验(CyclicRedundancyCheck))或者还有更强大的识别、如ECC(错误代码校正(ErrorCodeCorrection))是可设想的。因此针对消息存储器的确定划分给出以下优点用户可以在编程时决定，他是否想要使用更多数量的具有小数据字段的消息或他是否想要使用较少数量的具有大数据字段的消息。在配置具有不同大小的数据域的消息时，最佳地充分使用现有的存储器空间。用户有可能将数据存储区域共同用于不同的消息。在集成电路上实现通信控制器的情况下，可以通过匹配所使用的存储器的存储深度来使消息存储器的大小与应用的需求相匹配，而不改变通信控制器的其它功能。此外，现在根据图4至6以及7至9进一步描述主机CPU访问、即经由緩沖存储器装置201和202对配置数据或者状态数据和真正数据的写和读。在此目的是，这样地建立关于数据传输的解耦合，使得可以保证数据完整性并且同时确保高的传输速度。对这些过程的控制通过消息管理器200进行，这随后将在图10、11和12中还要进一步说明。在图4、5和6中，首先进一步解说通过用户CPU102的主才几CPU经由输入緩冲端存储器201对消息存储器300的写访问。为此，图4再一次示出通信组件100,其中出于一目了然的原因，仅示出通信组件100的在这相关的部分。这一方面是负责流程控制的消息管理器200以及两个控制寄存器403和404,所述控制寄存器如所示可以;故安排在通信组件100中的消息管理器200之外，但是也可以包含在消息管理器200本身之中。403在此表示输入端请求寄存器(输入緩冲命令请求寄存器(InputBufferCommandRequestRegister))和404表示输入端屏蔽寄存器(输入緩冲命令屏蔽寄存器(I叩utBufferCommandMaskRegister))。因此，主机CPU102对消息存储器300(消息RAM)的写访问经由中间连接的输入端緩沖存储器201(输入緩冲器(InputBuffer))进行。该输入端緩沖存储器201现在以划分的方式或者以成倍的方式来设计，而且作为分緩冲存储器400和属于分緩沖存储器的影子存储器401。因此可以如接下来所描述的那样实现主机CPU102对消息存储器300的消息或者消息对象或数据的连续访问，并且从而确保数据完整性和加速传输。对访问的控制经由输入端请求寄存器403和经由输入端屏蔽寄存器404进行。在寄存器403中用数字0至31在这示例性地为32比特的宽度示出403中的相应比特位置(Bitstelle)。同样适用于寄存器404和404中的比特位置0至31。根据本发明，现在示例性地，寄存器403的比特位置0至5、15、16至21和31在流程控制方面获得特殊的功能。因此，在寄存器403的比特位置0至5中可录入标识IBRH(输入緩沖请求主机(InputBufferRequestHost))作为消息标识。同样地，在寄存器403的比特位置16至21中可录入标识IBRS(输入緩沖请求影子(InputBufferRequestShaddow))。同样地，在403的寄存器位置15中录入IBSYH和在403的寄存器位置31中录入IBSYS作为访问标识。还标出寄存器404的位置0至2，其中在O和1中用LHSH(栽荷头部分主机(LoadHeaderSectionHost))和LDSH(载荷数据部分主机(LoadDataSectionHost))录入其它的标识作为数据标识。所述数据标识在这以最简单的形式、即分别作为一个比特来构成。在寄存器404的比特位置2中用STXRH(设置传输X请求主机(SetTransmissionXRequestHost))写入开始标识。此外，现在描述经由输入端緩沖器对消息存储器的写i方问的流详呈。主机CPU102把待传递的消息的数据写入输入端緩沖存储器201中。在此，主机CPU102仅仅为消息存储器的头段HS写消息的配置和头数据KD或者仅仅为消息存储器的数据段DS写消息的待传输的真正数据D或者写两者。应该传输消息的哪一部分、即配置数据和/或者真正数据，通过在输入端屏蔽寄存器404中的特定数据标识LHSH和LDSH来确定。在此，通过LHSH(载荷头部分主;f几)确定是否传输头数据、即配置数据KD，通过LDSH(载荷数据部分主^L)确定是否应该传输数据D。通过输入端緩冲存储器201以两部分的方式用緩沖存储器400的一部分和属于其的影子存储器401来构成并且应该进行相互访问，i殳置两个其它的数据标识区i戈作为LHSH和LDSH的相应物(Gegenstiick),所述两个其它的数据标识区域现在与影子存储器401有关。在寄存器404的比特位置16和17中的所述数据标识用LHSS(载荷头部分影子)和LDSS(载荷数据部分影子)来表示。因而，通过这些来控制与影子存储器401有关的传输过程。如果现在在输入端屏蔽寄存器404的比特位置2中设置开始比特或者开始标识STXRH(设置传输X请求主机)，那么在成功地传递了消息存储器300中的分别待传输的配置数据和/或者真正数据之后，自动为相应的消息对象设置发送请求(传输请求(TransmissionRequest))。也就是i兌，通过该开始标识STXRH来控制、特别是开始对待传输的消息对象的自动发送。为此相应地对于影子存储器的相应物是开始标识STXRS(设置传输X请求影子)，其示例地包含在输入端屏蔽寄存器404的比特位置18中并且这里在最简单的情况下也刚好作为一个比特来构造。STXRS的功能类似于STXRH的功能，仅仅涉及影子存储器l。如果主机CPU102将消息标识、特别是消息存储器300中的消息对象的号码写入输入端请求寄存器403的比特位至0至5中、也即按照IBRF-I来写，那么交换输入端緩沖存储器201的分緩沖存储器400和所属的影子存储器401,或者交换主机CPU102和消息存储器300对两个分存储器400和401的相应访问，正如通过半圓形箭头表示的那样。在此，例如还开始数据传递、即向消息存储器300的数据传输。向消息存储器300的数据传输本身从影子存储器401进行。同时交换寄存器区域IBRH和IBRS。同样地，对于LHSS和LDSS交换LHSH和LDSH。同样地交换STXRH与STXRS。因而，IBRS指示消息的标识、即对于该一次传输的消息对象号码、即进行中的从影子存储器401的传递或者是哪一个消息对象、即消息存储器中的哪一个区域最后从影子存储器401获得了数据(KD和/或者D)。通过在输入端请求寄存器403的比特位位置31中的标识(在这又例如1比特)IBSYS(输入緩冲忙碌影子(InputBufferBusyShadow))显示，刚刚是否进行了有影子存储器401参与的传输。因此，例如在IBSYS=1的情况下正好从影子存储器401传输并且在IBSYS=0的情况下就不是。该比特IBSYS例如通过写IBRH、即寄存器403中的比特位至0至5来被置位，用以显示，在影子存储器401和消息存储器300之间的传递在进行中。在结束向消息存储器300的该数据传输之后，IBSYS重新被复位。在从影子存储器401的数据传递刚好进行时，主机CPU102可以将下一待传递的消息写入输入端緩冲存储器或者分緩沖存储器400中。借助于例如在寄存器403的比特位15中的另一访问标识IBSYH(输入緩沖忙碌主机)，标识还可以;故进一步完善。如果在影子存储器401和消息存储器300之间的传输进行期间、即IBSYS=1时，主机CPU102刚好写IBRH、即寄存器403的比特位置0至5,那么在输入端请求寄存器403中的IBSYH^^皮置位。一旦进行中的传递、即进行中的传输结束，就开始所请求的传递(通过STXRH的请求，参见上面)并且将比特IBSYH复位。比特IBSYS在整个时间期间保持置位，用以显示，数据被传递到消息存储器。在此，所有实施例的所有被使用的比特也可以;故构成为具有多于一个比特的标识。出于存储和处理经济原因，一比特(Ein-bit)解决方案是有利的。如此描述的机制允许，主机CPU102连续地将数据传递到位于消息存储器中的由头域HB和数据域DB组成的消息对象，其前提是，主机PCU102对输入端緩冲存储器的访问速度小于或者等于FlexRay-IP才莫块、即通信组件IOO的内部数据传递速率。现在在图7、8和9中进一步解说由主才几CPU或者用户CPU102经由输出端缓冲存储器或输出緩沖存储器202对消息存储器300的读访问。对此，图7再一次示出通信组件100,其中为了一目了然起见，在这也仅仅示出通信组件100的相关部分。这一方面是负责流程控制的消息管理器200以及两个控制寄存器703和704,所述控制寄存器正如所描述的那样可以被安排在通信组件100中的消息管理器300之外，但也可以包含在消息管理器200本身之内。在此，703表示输出端请求寄存器(输出緩冲命令请求寄存器(OutputBufferCommandRequestRegister))和704表示输出端屏蔽寄存器(输出緩冲命令屏蔽寄存器(OutputBufferCommandMaskRegister))。因此，主机CPU102对消息存储器300的读访问经由中间连接的输出端緩冲存储器202(输出緩冲器(OutputBuffer))进行。该输出端緩冲存储器202现在同样地以划分的方式或者以成倍的方式来设计，而且作为分緩冲存储器701和属于分緩沖存储器的影子存储器700。因此，在这也可以正如接下来所描述的那样实现主机CPU102对消息存储器300的消息或者消息对象或数据的连续访问并且因此确保数据完整性和现在在从消息存储器到主机的相反方向上的加速传输。对访问的控制经由输出端请求寄存器703和经由输入端屏蔽寄存器704进行。在寄存器703中这里也用数字0至31示例性地对于32比特的宽度示出703中的相应比特位置。同样适用于寄存器704和704中的比特位置0至31。根据本发明，现在示例性地，寄存器703的比特位置0至5、8和9、15和16至31在读访问的流程控制方面获4寻特歹朱的功能。因此，在寄存器703的比特位置0至5中可录入标识OBRS(输出緩冲请求影子(OutputBufferRequestShadow))作为消息标识。同样地，在寄存器703的比特位置16至21中可录入标识OBRH(输出緩冲请求主机(OutputBufferRequestHost))。在寄存器703的比特位置15中可录入标识OBSYS(输出緩沖忙碌影子(OutputBufferBusyShadow))作为访问标识。也标出输出屏蔽寄存器704的位置0和1,其中在比特位置0和1中用RDSS(读数据部分影子(ReadDataSectionShadow))和RHSS(读头部分影子(ReadHeaderSectionShadow))录入其它的标识作为数据标识。例如在比特位置16和17用RDSH(读数据部分主才几(ReadDataSectionHost))和RHSH(读头部分主才几(ReadHeaderSectionHost))设置其它的数据标识。所述数据标识在这也示例性地以最简单的形式、即分别作为一个比特来构成。在寄存器703的比特位置9中录入开始标识REQ。此外，设置切换标识VIEW，该切换标识示例性地被录入寄存器703的比特位置8中。主机CPU102请求来自消息存储器300的消息对象的数据，其方式是，所述主机CUP102将所希望的消息的标识、即特别是所希望的消息对象的号码按照OBRS、也即写入寄存器703的比特位置0至5中。在这种情况下，主机CPU可以如在相反方向上那样或者只读消息的状态或者配置和头数据KD、即从头域来读或者只读消息的待传输的真正数据D、即从数据域来读或者也可以读两者。应该传输数据的哪一部分、即从头域和/或者数据域，在这与相反方向相比通过RHSS和RDSS来确定。也就是说，RHSS说明是否应该读头数据并且RDSS说明是否应该读真正的数据。开始标识用于开始从消息存储器向影子存储器700的传输。也就是说，如果正如在最简单的情况下使用一个比特作为标识，那么通过对输出请求寄存器703中的比特位置0中的比特REQ置位来开始从消息存储器300向影子存储器700的传输。进行中的传输又通过访问标识、这里又在最简单的情况下通过寄存器703中的比特OBSYS来显示。为了避免冲突，如果只有当OBSYS没有被置位、也即刚好没有发生进行中的传输时，才可以对比特REQ置位，则是有利的。于是在这也实现在消息存储器300和影子存储器700之间的消息传递。真正的流程现在一方面与相反方向可比4交地正如以下在图4、5和6中所描述的那样被控制(互补的寄存器占用)和进行或者在变型方案中通过附加的标识、即寄存器703的比特位置8中的切换标识VIEW。也就是说，在结束传输之后，对比特OBSYS复位并且通过对输出请求寄存器703中的比特VIEW置位来交换分緩冲存储器701和所属的影子存储器700或者交换对其的访问并且主机CPU102现在可以从分緩沖存储器701中读出从消息存储器所请求的消息对象、即相应的消息。在此与在图4至6中的相反传输方向可比较地，这里也交换寄存器单元OBRS和OBRH。同样地，对于RHSH和RDSH交换RHSS和RDSS。作为保护机制，这里还可以规定，只有当OBSYS没有被置位、即没有发生进行中的传输时，才可以对比特VIEW置位。因此主机CPU102对消息存储器300的读访问经由中间连接的输出端緩沖存储器202进行。该输出端緩沖存储器与输入端緩冲存储器相同地以成倍的方式或者以两部分的方式来i殳计，用以确j呆主才几CPU102对在消息存储器300中所存放的消息对象的连续访问。这里还获得高度的数据完整性和加速传输的优点。通过使用所描述的输入端和输出端緩冲器来保证，主机CPU尽管模块内部的等待之间仍可以无中断地对消息存储器进行访问。为了保证所述数据完整性，通过消息管理器200(消息处理机MHD)在通信组件100中进行数据传输、特别是转发。为此在图10中示出了消息管理器200。消息管理器从其功能性方面可以通过多个状态机或者状态自动机、即有限自动机、所谓的有限状态机(FSM(Finite-State-Machine))来表示。在此，设置至少三个状态才几和在特殊的实施形式中四个有限状态机。第一有限状态机是IOBF-FSM并且用501(输入/输出緩冲状态机(Input/OutputBufferStateMahine))来表示。该IOBF-FSM也可以关于输入端緩冲存储器或者输出端緩冲存储器的每个传输方向纟皮划分成两个有限状态机、即IBF-FSM(输入緩沖器(InputBuffer)FSM)和OBF-FSM(输出緩冲(OutputBuffer)FSM)，由此最多五个状态自动才几(IBF-FSM，OBF-FSM,TBFl-FSM，TBF2-FSM，AFSM)是可设想的。但是，优选地可以设置一个公共的IOBF-FSM。至少第二有限状态机这里在优选的实施例中被划分成两个块502和503并且操作关于存储器205和206的两个信道A和B，正如对图2所描述的。在此，可以设置有限状态机，用以操作两个信道A和B或者正如在优选的形式中那样用502表示的有限状态机TBFl-FSM(瞬时緩冲器1(206,RAMA)状态机)用于信道A和用503表示的TBF2-FSM(瞬时緩沖器2(205，RAMB)状态机)用于信道B。用500表示的仲裁有限状态机(Arbiter-Finite-State-Machine)、即所谓的AFSM用于在优选的实施例中控制三个有限状态才几501-503的访问。数据(KD和/或者D)以通过时钟装置、例如VCO(压控振荡器(VoltageControlledOszillator))、振荡石英等等所产生的或者从其所匹配的时钟在通信组件中净皮传输。在此，时钟T可以在组件中产生或者从外面、例如作为总线时钟被预先规定。所述仲裁有限状态机AFSM500把对消息存储器的访问交替地给予三个有限状态机501-503之一分别尤其是一段时钟周期T。也就是说，可供使用的时间根据各个状态自动机501、502、503的访问请求在请求状态自动机上予以划分。如果进行仅仅一个有限状态机的访问请求，那么该有限状态才几得到访问时间的100%、即所有时钟T。如果进行两个状态自动枳i的访问请求，那么每个有限状态机得到访问时间的50%。如果最后进行三个状态自动机的访问请求，那么每个有限状态机得到访问时间的1/3。由此使分别可供使用的带宽最佳地得以使用。用501表示的第一有限状态机、即IOBF-FSM在需要时执行以下动作-从输入端緩冲存储器201向消息存储器300中的所选择的消息对象的数据传递。-从消息存储器300中的所选择的消息对象向输出端緩冲存储器202的数据传递。信道A的状态机502、即TBF1FSM执行以下动作-从消息存储器300中的所选择的消息对象向信道A的緩沖存储器206的数据传递。-从緩冲存储器206向消息存储器300中的所选择的消息对象的数据传递。-对消息存储器中的适当的消息对象的搜寻，其中在接收的情况下在接受过滤的范围内搜索用于存储在信道A上所接收到的消息的消息对象(接收緩沖器(ReceiveBuffer))和在发送的情况下搜索在信道A上待发送的下一消息对象(发送緩冲器(TransmitBuffer))。与此类似的是TBF2-FSM、即在块503中信道B的有限状态机的动作。该有限状态机执行从消息存储器300中的所选择的消息对象向信道B的緩沖存储器205的数据传递和从緩冲存储器205向消息存储器300中的所选择的消息对象的数据传递。搜索功能也类似于TBF1-FSM,搜索在消息存储器中适当的消息对象，其中在接收的情况下在接受过滤的范围内搜索用于存储在信道B上所接收到的消息的消息对象(接收緩冲器)和在发送的情况下搜索在信道B上待发送的下一消息或者消息对象(发送緩沖器)。在图11中现在再次示出流程和传输通路。三个状态机501-503控制在各个部分之间的相应数据传输。在此，又用102表示主才几CPU,用201表示输入端緩沖存储器和用202表示输出端缓冲存储器。用300表示消息存储器和用206与205表示信道A和信道B的两个緩沖存储器。接口元件207和208同样地净皮表示。用501表示的第一状态自动机IOBF-FSM控制数据传递Z1A和Z1B、即从输入端》爰沖存储器201向消息存储器300和从消息存储器300向输出端緩冲存储器202。在此，数据传输经由具有字宽例如为32比特的数据总线进行，其中每种其它的比特数也是可能的。同样适用于在消息存储器和緩沖存储器206之间的传输Z2。该数据传输通过TBF1-FSM、即信道A的状态才几502控制。在消息存储器300和緩冲存储器205之间的传输Z3通过状态自动机TBF2-FSM、即503控制。这里还进《iij^例性带宽为32比特的数据总线上的数据传递，其中这里每种其它的比特数也是可能的。通常情况下，完整的消息对象经由所述传输通路的传递需要多个时钟周期T。因此，通过仲裁器、即AFSM500进行关于时钟周期T对传输时间的划分。因此在图11中示出了在由消息处理机200所检验的存储器组件之间的数据路径。为了保证在消息存储器中所存储的消息对象的数据完整性，应该有利地在同一时间仅仅在所示路径、即ZlA和ZlB以及Z2和Z3之一上同时交换数据。在图12中，示例性地示出，可供使用的系统时钟T如何由仲裁器、即AFSM500在三个请求状态自动机上进行划分。在第一阶段l,进行状态自动才几501和状态自动才几502的访问请求，也就是说，总时间分别对半地在两个请求状态自动机上予以划分。关于在阶段1中的时钟周期，这意味着，状态自动机501在时钟周期Tl和T3中获得访问并且状态自动机502在时钟周期T2和T4中获得访问。在第二阶段2,进行仅仅通过状态自动机501的访问，使得所有三个时钟周期、即从T5至T7的访问时间的100%分摊到IOBF-FSM。在第三阶段，进行所有三个状态自动机501至503的访问请求，使得实现总访问时间的三等分。于是仲裁器AFSM例如如此分配访问时间，使得在时钟周期T8和Tll中有限状态机501获得访问，在时钟周期T9和T12中有限状态机502获得访问并且在时钟周期T10和T13中有限状态机503获得访问。最后在第四阶,史，进4亍通过两个状态自动才几502和503对所述通信组件的两个信道A和B的访问，^使得实现时钟周期T14和T16向有限状态才几502和在时钟周期T15和T17中向有限状态才几503的访问分配。因此，仲裁状态自动才几AFSM500负责，对于三个状态才几中多于一个的状态机提出用于访问消息存储器300的请求的情况，将访问按时钟和交替地在请求状态机上进行分配。这种实施方式保证在消息存储器中所存放的消息对象的完整性、即数据完整性。例如如果主机CPU102将经由输出端緩沖存储器202读取消息对象，而刚好所接收到的消息被写入该消息对象中，那么根据首先开始了哪个请求来读取或者旧的状态或者新的状态，而消息存储器中的消息对象中的访问本身不沖突。所描述的方法使主机CPU在进行的运行中能够读或者写在消息存储器中的每个任意的消息对象，而所选择的消息对象由对在FlexRay总线的两个信道上的数据交换的参与而在主机CPU的访问持续时间被锁定(緩冲器锁定(BufferLocking))。同时，通过按时钟换调(Verschachtelen)访问来保证在消息存储器内所存放的数据的完整性并且还通过充分使用完全的带宽来提高传输速度。FlexRayASC协议等级2优选的本发明在先前描述的范围内现在涉及用于在微处理器(主机)和外围设备之间传输数据的方法和装置，所述外围设备其例如用于特别是以FlexRay通信，如此外用于控制内燃机。对于这种数据传输，仅仅有限的资源可供使用，也就是说，带宽是受限的。这典型地在使用串行接口的情况下就是如此。FlexRay控制器的异步的和/或者同步的、特别是串行的接口(ASC)107经由作为外围单元的CPU接口107使装置104或者相应的分组件204与主机102相连接。所传输的信息的含义通过协议、正如所描述的那样优选地(但并不是唯一地)通过FlexRay协议来确定。通常，这种协议包含以下组成部分1)用于访问方式(读/写)的标志，2)用于访问地点的地址，3a)用于待传输的数据字的数量的计数器，或3b)标志，其确定所述地址是否在访问之后^皮增加并因此在下一访问时自动准备好，和4)可选地，地址增量的大小。具有组成部分l)至4)的协议指令可以被称作简单命令。如果待传输的数据按次序地4支存放或者应该按次序地;f皮存放，那么这种命令可以一皮4艮好地使用并且一皮证明是有效的。然而，如果访问不能以按次序的顺序进行，那么这些简单命令产生开销(Overhead),其所述开销的处理需要主机CPU的存储和计算资源。在数据传输中，最初不属于有效数据而是作为用于传输或者存储所需要的附加信息的数据被认为是开销。问，那么必须与简单命令一起总是再次传输新的地址信息。如果在传输时单个比特被歪曲，那么利用简单命令或者对错误的地方进行访问或者甚至交换读和写。为了能够获得较高的数据吞吐量，在用于传输数据的本发明的范围内i方问附加的#"息，如例如*内部的状态信息(例如准备好/忙碌状态/比特)，*关于比特字段(例如边界)的信息，*预先规定的值(降低冗余)，*简单命令的预先规定的顺序(降低冗余)，六CRC校验的结果，用以保证命令和地址的无误性。为了提高在行列之外的访问的、和还有用于混合的读和写访问的效率，以固定布线的流程控制装置(硬连接的定序器(hardwiredsequencer))的形式或者利用可编程流程控制装置(可编程定序器)建立协议。固定布线的流程控制装置消耗较少的资源(例如存储位置)并且成本较低的。此外，固定布线的流程控制装置在可靠性方面具有优点并且在应用中较简单。与此相反，可编程流程控制装置比固定布线的更有效和更灵活。对借助于FlexRay通信组件的数据传输的实际分析有助于，识别最经常使用的序列和相应的简单命令。所述序列和相应的简单命令在流程控制装置中(以固定布线或者编程的方式)故实现并且可以以最简单的方式被调用。于是因此多个简单命令被组合成至少一个复杂命令，其中每个复杂命令可以比在其中所包含的简单命令利用更少的指令被调用。此外，执行复杂命令比执行在其中所包含的单个简单命令需要较少的资源。复杂命令根据所述协议可以包含例如以下简单命令根据例子a)的复杂命令*传输(在命令的比特字段中所定义的)一定数量的数据到寄存器的预先规定的地址域中，使地址递增，*传输固定预先规定数量的数据到寄存器的另一预先规定的地址域中，使地址递增，*写几个比特到寄存器的地址中，其中比特值通过命令从预先规定的比特字段中提取，其余的比特用预先规定的值来填充，*写几个比特到另一寄存器的地址中，其中比特值通过命令从预先规定的比特字段中提取，其余的比特用预先规定的值来填充，*等待前一序列的结束(硬件可以被锁定)。根据例子b)的复杂命令*写几个比特到寄存器的地址中，其中比特值通过命令从预先规定的比特字段中提取，其余的比特用预先规定的值来填充，*写几个比特到另一寄存器的地址中，其中比特值通过命令从预先规定的比特字段中提取，其余的比特用预先规定的值来填充，*通过询问一个或者多个比特来等待前一序列的结束(硬件可以祐:锁定)，*复制内部数据到传递緩冲器中，*传输(在命令的比特字段中所定义的)一定数量的数据到寄存器的预先^见定的地址域中，使地址递增，*传输固定预先规定数量的数据到寄存器的另一预先规定的地址域中，使地址递增。当从上级观点来观察本发明时，通过复杂命令配置状态机并且通过状态机触发对在其中所包含的简单命令的执行。对于复杂命令而已程序设计员的模型例如是"读緩沖存储器"(读緩冲器(readbuffer))或者"写緩冲存储器和配置，，(写緩沖器和配置(writebufferandconfiguration))。复杂的"读緩冲存储器和状态"命令的例子是下面的例子，其中为了实现所希望的功能性，不需要在第一块中的16个简单命令FlxrEray_Read或者FlxrEray—Write,而是仅仅需要在第二块中的唯一的复杂命令FlxrEray_AscReadOutputBuffer。#if(FIiXRINTERFACETYPE站Bloc)cl)〃^配来自緩f器的数据用于读取〃请求緩今器和头&据(管理)while(0ui!-(rUrEraj^Read(0x0714)&0x00008000ul)){一FlxrEray—Write(0x0710,mask—value)PJLacrEf坊二Write^0x0714,cmdJ7alue);while((Twait一obsys!=0ulT"M(view=-lul""UrixrEray二Read(0x0714)&0x00008000ul)!=Oul"{一》使緩冲器可视while(Oul!-(FlairfSray—Read(0x0714》&0x00008000ul)){—FlxrEiray—Write(0x0710,mask—valuel>,riacrEi:ay二Write(0x0714,cmd_J7aluel>while((Twait一obsysi=0ulTII(viewlul))"<(FlxrEray一RMd(0x0714)&0x00008000uL>卜Oul"{—FlxrEray一ReceivedFrames[msgBudldx一u32'headerSection,headerSectionl-valHDRl-riatrEray二Read(RDHSl)FlxrEray一ReceivedFrames〖msgBudldx一u32，headerSection.headerSe^tion2-valHDR2=FlxrE"y二RMd(RDHS2)FlxrEray一ReceivedFrame3[m3gBudldx:u32，headerSectionheaderSeEtion3,valHDR3=rixrEj:ay二RMd(RDHS3),'FlxrEray一ReceivedFramesmsgBudldx:u32，reg一MBS.MBS一u32=Flxr迈r5y一Read卿S"一一一〃如果帧丢失或者有错误，则不复制数据〃有效数据FlxrEray一ReceivedFcames[lasgBudldx一u32.Data.index—u8丁&FlxrEray_ReceivedFramesmsgBudldx一u32.DSta[O],;脊endif为了执行单个简单命令总共需要16次访问，而为了执行复杂命令需要一次访问。复杂命令在一定程度上对应于一种功能，其中在该功能的范围内不是简单地依次执行所有单个简单命令。更确切地说，在考虑(实际上所确定的或者理论上的)关于序列的知识的情况下如此优化对单个简单命令的执行并且将优化的文本作为复杂命令来存放，使得对复杂命令的调用和执行比对所有单个简单命令的调用和顺序执行需要主机CPU的较少资源(计算效率和存储位置)和较少时间。复杂命令"写緩沖存储器和状态"的例子是下面的例子，其中为了实现所希望的功能性，不需要在第一块中的12个简单命令FlxrEray_Read或者FlxrEray一Write,而是仅仅需要在第二块中的唯一的复杂命令FlxrEray—AscWritelnputBuffer。#if(FLXRINTERFACETYPEMLI)〃传输输入端菱沖存储器到消息存储器FlxrEMyWrite(toHSl,FlxrE-raTransmitFrramesi一u32],headerSection.headerSectionl,valHFlxrErayWrite(W抑S2,FlxrE-ra^JTransmitFramesi一u32headerSectionheaderSection2'valHDR2"Tz—rixrEray—Write(WRHS3,FlxrE-ra^JTransmitFrames[i一u32〗，headerSection.headerSection3,valHDR3]";一〃仅仅用于传输虛i殳有效数据ifUul"cfg>〃写虚设数据域rixrKray一Write(WRDSl,FlxrE-ray一Ti:an5"mitFi:ames[iu32]，Data[O〗>,.Flx"iEMy一Wtite(WRDS2"7FlxrE-ray—TranSJnitFrames[i—u32〗.Data〖1>rix"iEM乙Wri"(WRDS37FlxrE-ray_TranrmitFrames[iu32],Data[2]>rix"iEr墓y-Wri"(WRDsCFlxrE-ray一TranSnitFrames[i—u32Data[3])/一直等待直至IBSYH(主机緩沖器)=(0，，因为只要是l，则IBCR就不能接受新命令while(Oul!=(打xrEx:墓y一RMd(IBCR〉&0x00008000ul>>{一〃对命令掩码置位FlxrEray一Write(lBCM,value)〃对目标消息存储器进行编程并且开始传输FlxrEi:ay一Wri"UBCR,ibrh&0x3Ful>;〃必要时，等待IBSYH(主机)while((wait—ibsyh!=0ul>"《(FlxrErayRead(IBCR)&0x00005"000ul)卜Oul"一(〃必要时，等待IBSYS(影子存储器)while((wait一ibsys!=0ul>"((FlatrEray一ReadUBCR》&0x80O05"000ul)!=0ul"一(i,#elif(FLXR一INTERFACE—TYPE=ASC)Flxr迈r&y—AeWiri^"nputBuf(bufferlndex,SFTxrEray—TransmitFrames[i—u32].Data[O,4ul)#endif—一为了执行单个简单命令总共需要12次访问，与此相反，为了执行复杂命令只需要一次访问。在这个例子中也如此优化对单个简单命令的执行，使得调用和执行复杂命令比调用和顺序执行所有单个简单命令需要主机CPU的较少资源(计算效率和存储位置)和较少时间。通过为特定应用情况FlexRay而设置的协议，能够非常有效地对与主机接口102-107-104有关的发送和接收緩冲器进行访问。正如所提到的那样，在此所设置的接口组件由部分203和204组成。在此，如此使用详述的事务处理分析的结果，使得将最经常的复杂动作映射到由少量几个分量组成的简单命令。此外，通过CRC或者奇偶校验可以如此保护命令，使得还在执行命令之前以大的概率发现读和写访问或者地址的歪曲并且因此阻止含有错误的执行或错误蔓延。在此现在得出各种不同的优点一方面，访问变得更快，因为本协议具有关于数据安排、访问方式和固定布线的另一状态自动机形式的相应地址的知识，使得可以自动提供数据安排、访问方式和/或者相应地址，使得这些不再必须由主机提供并且从而不再必须经由接口107或者详细地经由连接216至218传输。此外，访问方式(读/写)也可以已经-故固定地嵌入该装置中，正如所提到的那样于是同样不再必须被传输。代替地，所述固定预先规定的关于所述信息(数据安排、访问方式、和/或者地址)的序列仅仅仍;故调用并且^皮配以附加值。现在为了调用这种预先规定的序列，根据本发明利用以下组成部分扩展所述协议为此引入所调用的序列的类型的值，该值示例性地-故称作"访问类型标记(AccessTypeMarker),ATM"并且描述访问类型，所述访问类型接下来还要描述。此外，本协议使用用于保护数据的信息、例如CRC或者奇偶校验，其中所述保护信息至少经由命令部分(例如最初的3字节)构成，用以保证可能的传输错误不导致地址歪曲或者访问方式(读/写)的改变。地址域中的歪曲可以在必要时通过回读来识别；这对于地址或者访问方式或者"访问类型标记，，是不可能的。此外，例如作为CRC或者奇偶校验的这种保护还可以经由所述序列的第一部分、即命令(例如6比特CRC)来实现。<table>tableseeoriginaldocumentpage27</column></row><table><table>tableseeoriginaldocumentpage28</column></row><table>下列特性对于所述接口的协议、称作客户CPU接口(协议)是示例性的*半双工8比特同步运4亍六SU8MBaud(兆波特)，同步，无奇偶校验*总线时钟频率(BCLK)32MHz*中断请求线*关于命令字的CRC*对字节同步的校验*通过主机对同步的恢复*异步复位在这所描述的协议例如可以为串行接口将串行的发送和接收数据转换成32比特读和写访问，所述读和写访问通过同步事务处理(Transaktion)在客户CPU接口(CIF)的内部寄存器、通信组件核(所谓的Core)的RAM、及其例如11或者12比特地址空间的其寄存器上读或者写。图13示出ASC客户CPU接口204的简化结构，所述ASC客户CPU接口用于发送和接收确定的可预先规定的命令用以实现在通信连接101和用户102之间的数据传输。接收在接收单元800中通过移位寄存器802在TXD时钟信号的上升沿时进行。在8个时钟循环之后，结果被接收到寄存器rx一保持806中并且rdy信号被置位，用以通知状态机808:在rx一保持寄存器806中包含有新的消息。在功能块818中的字节同步检测(字节同步校验(bytesynccheck))同样地在该时刻进行。只要发送单元810是激活的，那么发送单元810将来自于其移位寄存器811的比特'0，置于RXD线814上。随着TXD时钟信号804的每一下降沿，接收数据被接收到移位寄存器812中并且将寄存器812中的数据继续移位一个字段(执行所谓的移位)。在8个时钟之后，rdy信号^^置位并且状态机808可以将新数据从tx一保持寄存器816装载到移位寄存器812中。功能块820中的地址解码器在内部CIF寄存器822和通信组件100的外部存储器之间区分。状态机808在它开始分析命令之前，首先读命令的3个字节。CRC的比特在块826中被校验。根据该命令触发写或者读过程、地址访问或者简单的緩冲器访问。在功能块"endstuff"824中识别通信组件核的访问的结束并且然后提供回最后的填补字节N0x00,其中所述通信组件核的访问阻断ASC命令。在故障情况下(CRC826或者字节同步818)，状态才几808进入复位状态(重新同步(resync))828，可选地触发中断请求(IRQ)830并且等待通过主机CPU102的新同步(重新同步)828。图14中的状态图简化地示出可能的过渡状态才几808在复位之后处于IDLE(空闲)状态。如果识别出发送错误(字节同步错误(ByteSyncError)或者CRC错误(CRCError)),那么状态才几808^皮迫处于PRE—RESYNC状态。相应状态中的简化动作是*IDLE启动接收器，结束通信组件核的进行中的访问，清除所有计数器等等。*PRE_RESYNC关接收器和发送器，将本地信号和状态清除或者复位。*RESYNC_GAP等待通过主机的新同步的结束。*CMD1等待对命令字的第一字节的接收。*CMD2等待对命令字的第二字节的接收。*CMD3等待对命令字的最后字节的接收。校验CRC。分析atm、rw、Buffer_id、addr、Word_cnt和有效数据(有效载荷)。根据atm和rw,对复位状态(returnstate)置位并且启动填补比特或者从通信组件核中读出第一字。*STUFF发送0x00到主机，只要erayobusy为高，则对其重复。(注意E-Ray是申请人对通信组件100的内部称呼)。*LOAD结束乂人通信组件核的进行中的读访问。激活发送器810。*DAV数据是可用的，复制第一字节到tx一保持寄存器816中。增大addr。*READ1复制第二字节到txj^持寄存器816中。*READ2复制第三字节到tx一保持寄存器816中。*READ3复制最后的字节到tx一保持寄存器816中。*READ4如果>0，则减小Word_cnt。*SBAR读单个緩沖器(单个緩冲器读访问)。将地址(addr)置为0x700(头)。*WRITE1结束进行中的对通信组件核的写访问。从寄存器rx一保持一yy复制第一字节。*WRITE2从rx—保持—yy复制第二字节。*WRITE3从rx—保持—yy复制第三字节。*WRITE4从rxjf呆持-yy复制最后字节。将该字写入通信组件核中。如果>0，则加大地址(addr)，减小字计数器(word_cnt)或者激活IBCM/IBCR访问并且接通接收器800。*SBAW结束进行中的对通信组件核的写访问。将地址(addr)置为0x0500(头)。如果实现对单个緩沖器的緩冲器读访问(单个緩冲器读访问(SingleBufferAccessRead)),那么在填补字节(Ftillbyte)('0，)被发送到主机期间必须进行三次通信组件核访问。在对单个緩沖器的緩沖器写访问(单个緩冲器写访问(SingleBufferAccessWrite))之后，ASC接口必须扭J亍两次核访问。图15示出用于通信组件核访问(单个緩冲器读写访问)的状态机808。为了检验命令的有效性，借助于6比特CRC(循环冗余校验)来校验命令字。命令字长24比特并且由18比特命令和6比特CRC组成，*D[17:0命令字的数据*CRC[5:0]命令字的CRC对于CRC例如4吏用以下以O初始化的多项式x6+x5++x+i。采用并行实施并导出以下等式CRCO:=D17AD15AD14AD13AD9AD8AD5AD4AD3AD1AD0,'CRC1:=D17AD16AD13AD10AD8AD6AD3AD2AD0ZCRC2:=D17AD14AD11AD9AD7AD4AD3AD1''CRC3:-D15AD12AD10AD8AD5AD4AD2,'CRC4:=D17AD16AD15AD14AD11AD8AD6AD4AD1AD0/CRC5:-D16AD14AD13AD12AD8AD7AD4AD3AD2AD0'.地址访问*atml:0访问类型(访问类型标记)"00"*rw读访问(T)或者写访问('0，)*addr8:0开始地址，开始于32比特字边界(Wortgrenze),2千字节地址空间*word_cnt[5:01待传递的字的数量-l*CRC[5:0关于命令字的CRC如果rw-'0，，那么协议等待4气worcLcnt+l)字节，用以从该地址(addr)开始作为32比特字将其写入通信组件核中。如果rw='1，，那么ASC接口从地址(addr)读来自通信组件核的第一32比特字。这与在两个字节之间的发送循环的正常延迟相比持续时间较长。因此，主机必须将RXD线(从发送到接收)的方向转换延迟至少2个TxD循环。所有接下来的字节完全正常地;故传输。ASC接口向主机CPU发送4气word—cnt+l)字节。在结束传输之后，ASC接口等待下一命令。如上述，现在示例性地描述访问类型单个緩沖器访问(SingleBufferAccess)如果主机CPU将经由协议从ASC接口读取，那么ASC接口必须请求通信组件核的相应緩沖器。对该请求的应答持续一些时间并且不在确定的时刻完成。该时刻取决于通信组件核的目前载荷。为了向主机表明数据仍未准备好用于传递，ASC接口在其等待数据期间发送最后的填补字节(0x00)。一旦数据准备好，ASC接口就发送最后的填补字节NOxOO。下一字节于是已经是待传输的第一数据字的最低值字节。仅仅头(Header)*atm[l:0访问类型(访问类型标记)"10"*rw读访问(T)或者写访问('0，)*Buffer_ID5:032比特字边界处的开始地址，2千字节地址空间*stxrh如果緩沖器被写，则在IBCM中设置传输请求主机(STXRH)*rsv六CRC同-萨皮预留，所有为'O'关于命令字的CRC如果rw-'0，，那么ASC接口的协议等待^4(头)字节，用以从地址0x0500(头输入緩沖器)开始将其作为32比特字写入通信组件核中。在最后的写访问之后，通过协议进行以下动作1.写atm(LHSH)和stxrh到地址0x0510上(IBCM),2.写Buffer—ID到地址0x0514上(IBCR)。如果rw=T,那么ASC接口的协议开始向主机发送填补字节(0x00)。ASC接口需要所述时间，用以从通信组件核请求相应的头。在该填补字节被发送期间，通过协议进行以下动作1.写atm(头)到地址0x0710上(OBCM)。2.写Buffer—ID和REQ到地址0x0714上(OBCR)。3.等待直至eray—obusy再次变为低。在eray_obusy为高期间，通信組件核复制相应的头到输入端緩冲器中。4.写VIEW到地址0x0714上(OBCR)。现在，在输入端緩冲器中的相应的头可用。在填补字节被发送之后，ASC接口的协议向主机发送^4(头)字节。在该命令完成之后，ASC接口的协议等待下一命令。仅仅有效数据*atm[l:0访问类型(访问类型标记)"01"*rw读访问('1，)或者写访问('0，)*有效数据5:032比特字的数量+1*Buffer_ID[5:032比特字边界处的开始地址，2千字节地址空间*stxrh如果緩沖器^^皮写，则在IBCM中设置传输请求主机(STXRH)*rsv^皮预留，所有为'0，*CRC5:01关于命令字的CRC如果rw-'0，，那么ASC接口等待4气有效数据+1)字节，用以从地址0x0400(输入緩冲器)开始作为32比特字将其写到通信组件核中。在最后的写访问之后，通过ASC接口的协议进行以下动作1.写atm(LDSH)和stxrh到地址0x0510上(IBCM),2.写Buffer—ID到地址0x0514上(IBCR)。假如rw-T,ASC接口向主机发送填补字节(OxOO)。ASC接口的协议需要所述时间，用以从通信组件核请求相应的有效数据。在填补字节被发送期间，通过ASC接口的协议进行以下动作1.写atm(有效数据)到地址0x0710上(OBCM)。2.写BufferID和REQ到地址0x0714上(OBCR)。3.等待直至eray_obusy再次变为低。在erayobusy为高期间，通j言组件核复制相应的有效数据到输出端緩沖器中。4.写VIEW到地址0x0714上(OBCR)。现在，在输出端緩沖器中的相应有效数据可用。在填补字节被发送之后，协议向主机发送4*(有效数据+1)字节。在该命令完成之后，ASC接口的协议等待下一命令。有效数据和头*atm[l:Ol访问类型(访问类型标i己)"11"*rw读访问(T)或者写访问('0，)*有效数据[5:0]32比特字的数量+1*Buffer_ID5:032比特字边界处的开始地址，2千字节地址空间*stxrh假如緩沖器^皮写，在ICBM中设置传输请求主机(STXRH)*rsv被预留，所有为"0"*CRC[5:0关于命令字的CRC如果rw-，O，，那么ASC接口的协议等待4气有效数据+1)字节，用以从地址0x0400(输入緩冲器)开始作为32比特字将其写到通信组件核中，并且等^寺4*4(头)字节，用以从地址0x0500(头)开始作为32比特字将其写到通信组件核中。在最后的写访问之后，通过协议进行以下动作1.写atm(LHSH,LDSH)和stxrh到地址0x0510上(IBCM)。2.写Buffer_ID到地址0x0514上(IBCR)。如果rw-T，那么ASC接口的协议向主机发送填补字节(Ox00)。协议需要所述时间，用以从通信组件核请求相应的有效数据和头。在填补字节被发送期间，通过协议进行以下动作1.写atm(有效数据和头)到地址0x0710上(OBCM)。2.写Buffer_ID和REQ到地址0x0714上(OBCR)。3.等待直至eray_obusy再次变为低。在erayobusy为高期间，通信组件核复制相应的有效数据和头到输出端緩冲器中。4.写VIEW到地址0x0714上(OBCR)。现在，在输出端緩沖器中的相应有效数据和头可用。在填补字节被发送之后，ASC接口的协议向主机发送4*(有效数据+1+4(头))字节。在该命令完成之后，ASC接口等待下一命令。重新的同步(重新同步)这不是确定的命令字所分配给的命令。通过使RxD线至少29个TxD循环为低，主机CPU可以迫使ASC接口处于重新同步状态，而不必在实际上控制TxD线。在正常运行下(主机CPU发送)，如果每个字节已被发送，则RxD线将变为高。ASC接口将停止进行中的操作，清除内部信号和状态并且等待由主机CPU要传输的下一命令。权利要求1.用于将FlexRay通信连接(101)与经由用户接口(107)分配给FlexRay通信组件(100)的用户(102)相耦合的FlexRay通信组件(100)，其中经由所述FlexRay通信连接传输消息，其特征在于，所述FlexRay通信组件(100)具有用于存储在用户(102)和FlexRay通信连接(101)之间所传输的或者待传输的消息的装置(105)和状态机，所述状态机预先规定和/或者调用与用于在装置(105)中存储消息、用于从装置(105)中调用消息和用于传输消息的信息有关的序列用以控制消息的传输。2.按照权利要求1的FlexRay通信组件(100),其特征在于，对状态才几固定地以硬件方式布线。3.按照权利要求1或者2的FlexRay通信组件(100),其特征在于，对所述序列固定地以硬件方式布线。4.按照权利要求l的FlexRay通信组件(100),其特征在于，状态机可经由用户接口(107)由用户(102)自由编程。5.按照权利要求1至4之一的FlexRay通信组件(100),其特征在于，所述信息包含访问类型和/或访问方式和/或访问地址和/或数据大小和/或对数据的控制信息和/或用于保护数据的至少一个信息。6.用于将FlexRay通信连接(101)与经由用户接口(107)分配给FlexRay通信控制器的用户(102)相耦合的FlexRay通信控制器，其中经由所述FlexRay通信连接传输消息，其特征在于所述FlexRay通信控制器具有按照权利要求1至5之一的FlexRay通信组件(100)。7.用于在FlexRay用户(102)和FlexRay通信连接之间传输消息的方法，其中FlexRay通信组件(100)与所述通信连接(101)相连接并且所述用户(102)经由用户接口(107)连接在所述通信组件(100)上，其特征在于在所述用户(102)和FlexRay通信连接(101)之间所传输的以及待传输的消息-故中间存储在FlexRay通信组件(100)的装置(105)中，其中通过通信组件(100)的状态机预先规定和/或者调用与用于在装置(105)中存储消息、用于从装置(105)中调用消息和用于传输消息的信息有关的序列用以控制消息的传输。8.按照权利要求7的方法，其特征在于，在FlexRay通信组件(100)中定义简单命令用于配置、用于触发或者用于控制在用户(102)和FlexRay通信连接(101)之间的数据传输，其中每个所述序列执行多个简单命令的功能性。9.按照权利要求8的方法，其特征在于，在保持序列的功能性下，鉴于降低所需要的调用次数、所需要的用户(102)资源(存储器和计算功率)和/或者所需要的处理持续时间，在考虑关于数据传输的预先知识、特别是FlexRay通信组件(100)的细节的情况下来优化序列的命令。10.按照权利要求9的方法，其特征在于，在真正的数据传输或者在执行序列之前优化序列的命令。11.按照权利要求9或者10的方法，其特征在于，基于所应用的传输协议或者基于其它信息，在真正的数据传输或者在执行序列之前在理论上确定预先知识。12.按照权利要求9或者IO的方法，其特征在于，在真正的数据传输或者在执行序列之前，通过实际地分析相应的数据传输来确定预先知识。13.按照权利要求7至12之一的方法，其特征在于，在真正的数据传输或者在执行序列之前在FlexRay通信组件中对序列固定地布线或者编程。14.按照权利要求7至13之一的方法，其特征在于，简单命令分别具有-用于访问方式(块读/写，管理数据和/或者有效数据)的标志(一个或者多个比特)；画用于访问地点的地址(多个比特)；-用于待传输的数据字的数量的计数器；或者-标志，所述标志确定，是否应该在访问之后经由FlexRay通信连接(101)发送数据，和-可选地，循环冗余校验(CRC)或者校验和。全文摘要本发明涉及用于将FlexRay通信连接(101)与经由用户接口(107)分配给FlexRay通信组件(100)的用户(102)相耦合的FlexRay通信组件(100)，其中经由所述FlexRay通信连接传输消息。为了提供以最佳方式支持FlexRay网络中的通信的FlexRay通信组件(100)，建议所述FlexRay通信组件(100)具有用于存储在用户(102)和FlexRay通信连接(101)之间所传输的以及待传输的消息的装置(105)和状态机，所述状态机预先规定和/或者调用与用于在装置(105)中存储消息、用于从装置(105)调用消息和用于传输消息的信息有关的序列用以控制消息的传输。文档编号H04L12/40GK101228743SQ200680026429公开日2008年7月23日申请日期2006年7月20日优先权日2005年7月21日发明者J·尼沃尔德,M·伊哈勒申请人:罗伯特·博世有限公司