专利名称：数据传送装置、时钟切换电路和时钟切换方法
技术领域：
本发明涉及一种数据传送装置、时钟切换电路和时钟切换方法，更 具体地，涉及一种选择多个串行数据信号之一以传输所述信号的数据传 送装置，用于选择多个时钟之一的时钟切换电路和时钟切换方法。
背景技术：
用于执行高速串行通信的串行通信系统是公知的。在串行通信系统 中，在数据传送装置之间传输诸如视频数据和语音数据之类的串行数字 数据。在串行通信中，可以使用多个传输系统。在串行通信中，重要地 是无需中断数据传送装置的数据就在传输系统之间执行切换。例如，在 日本专利申请未审公开No. 2000-151568中公开了一种能够执行无中断 切换的切换装置。
例如，在电视(TV)广播站的设备中，为了容易地连接视频装置， 将数字视频信号作为串行信号传输。使用光纤将所述串行信号传输至另 一个广播站。将SMPTE259M (对于标准清晰度SD)和SMPTE292M (对于 高清晰度HD)用作适用于广播站的串行数字接口 (SDI)的标准。将两 个传输系统(主系统和备用系统)用于在广播站中以及广播站之间的串 行视频信号的传输。当在使用主系统传输期间发生错误时，将用于传输 的系统从主系统切换到备用系统。在切换时，需要在保持与主系统相同 传输质量的同时无瞬时中断地执行切换。
图6是示出了现有技术的数据传送装置结构的方框图。所述数据传 送装置具有无中断切换功能。第一串行-并行转换器(S/P) IIO接收第一系统的串行数据(DS1)。在根据DS1重新产生数据之后，第一S/P 110执行并行转换并且输出并 行数据(DP1)。另外，第一S/P110重新产生用于DP1随后的并行-串行 转换的并行时钟(PCLK1)。类似地，第二S/P 120根据第二系统的串行 数据(DS2)重新产生并行数据(DP2)和并行时钟(PCLK2)。实际上传输DP1和DP2之一。通过预定的开关(未示出)选择并行 数据DPI和DP2之一，并且将选定的数据输出未并行数据(DP0)。将DP0 输出至并行-串行转换器(P/S) 130。时钟切换单元(CSU) 150接收PCLK1和PCLK2，选择PCLK1和PCLK2 作为PCLK0，并且向P/S 130输出PCLK0。选定的并行时钟是与选择作为 DP0的并行数据相对应的并行时钟。例如，如果选择DP1作为DP0，选择 PCLK1作为PCLK0。如图6所示，CSU 150包括时钟开关151和锁相环(PLL) 154。时钟幵关151选择PCLK1或PCLK2，并且将选定的一个输出至PLL 154 作为时钟PCLKO。 PLL 154向P/S 130输出PCLK0。P/S 130与PCLK0同步地执行所接收的DP0的并行-串行转换以产生 串行数据(DS0)，并且输出所产生的数据。当在用于传输的使用中系统中发生错误时，切换用作DP0的并行数 据。例如当已经选择并行数据DP1作为用于传输的DP0时，将用作DP0 的并行数据切换为DS2。因此，时钟开关151选择并行时钟PCLK2作为 待输出至P/S 130的并行时钟(PCLK0)。系统的切换与系统中串行数据之间的相位差无关地执行，即DS1和 DS2之间的相位差。当切换系统中的串行数据时，PLL 154调节PCLK0 的相位以便符合并行时钟的相位变化。然而，如果与系统中的串行数据 之间的信号差无关地执行切换，在PCLK0中发生抖动，直到PLL 154已 经完全地符合相位变化为止。在上述SDI的标准中规定了定时抖动和对齐抖动的可允许量。对于 定时抖动，规定抖动频率必须等于或大于10Hz。抖动频率意味着相位与 基准值偏移的变化率。SMPTE259M标准规定了对于作为标准清晰度的SD， 定时抖动在0.2UI (单元间隔)内。即，规定了定时抖动等于或小于系 统的时钟周期的20% (当频率是270丽z时是0. 74ns)。可以通过使PLL响应变慢来减小切换时的抖动。然而，难以满足在标准中规定的0.2UI 的值。在曰本专利申请未审公开No. 2004-23470中公开了一种能够切换基 准信号的PLL电路。所述PLL电路包括相位比较器、积分电路、电压受 控振荡器、分频器、选择两个输入的基准信号之一的选择电路；以及具 有抵消两个基准信号之间的相位差的功能的相位差抵消电路。所述相位 差抵消电路包括信号输入检测电路、相位差存在检测电路和延迟电路。 信号输入检测电路监测两个输入的基准信号，以监测这两个基准信号是 否存在。相位差存在检测电路检测在两个基准信号之间是否存在相位差。 延迟电路延迟两个基准信号之一。发明内容本发明的典型目的是提供一种数据传送装置，所述数据传送装置可 以减小在数据传送装置中切换串行数据信号时产生的抖动，在所述数据 传送装置中，选择多个串行数据信号之一来传输所述数据信号。本发明的另一个典型目的是提供一种时钟切换电路和时钟切换方 法，可以减小时钟切换时产生的抖动，所述时钟切换电路和所述时钟切 换方法选择多个时钟之一。数据传送装置包括第一串行-并行转换器，将第一系统中的第一 串行信号转换为所述第一系统中的第一并行信号，并且根据所述第一串 行信号恢复在所述第一系统中的第一时钟；第二串行-并行转换器，将第二系统中的第二串行信号转换为所述第二系统中的第二并行信号，并且根据所述第二串行信号恢复在所述第二系统中的第二时钟；数据开关， 根据表示选定的系统的切换控制信号，选择所述第一并行信号和所述第 二并行信号之一作为选定的并行信号；时钟开关，根据所述切换控制信 号，选择所述第一时钟和所述第二时钟之一作为选定的时钟；并行-串行 转换器，利用所述选定的时钟将选定的并行信号转换为串行输出信号； 相位比较器，输出所述时钟开关选定的时钟和未选定的时钟之间的相位 差；以及移相器，根据当所述切换控制信号表示的选定系统变化时系统 改变定时处的相位差，偏移所述选定时钟的相位。时钟切换电路包括时钟开关，根据表示选定系统的切换控制信号， 选择第-一时钟和第二时钟之一作为选定的时钟；相位比较器，输出所述 时钟开关选定的时钟和未选定的时钟之一之间的相位差；以及移相器，根据当所述切换控制信号表示的选定系统变化时系统变化的相位差，偏 移所述选定时钟的相位。时钟切换方法包括根据表示选定系统的切换控制信号，选择第一时钟和第二时钟之一作为选定的时钟；输出所选定的时钟和未选定的时 钟之一之间的相位差；以及根据当所述切换控制信号表示的选定系统变 化时系统变化定时的相位差，偏移所述选定时钟的相位。
根据以下结合附图对本发明以下详细描述，本发明的典型特征和优 点将变得更加清楚，其中-图1是示出了本发明第一典型实施例的数据传送装置结构的方框图；图2是示出了本发明的数据传送装置的基本结构的方框图；图3是示出了本发明第二典型实施例的数据传送装置的方框图；图4是示出了本发明第二典型实施例的时钟开关的典型结构的电路图；图5是示出了本发明典型实施例的时钟切换电路结构的方框图；以及图6是示出了现有技术中的数据传送装置结构的方框图。
具体实施方式
现在将根据附图详细描述本发明的典型实施例。 l.第一典型实施例参考附图描述本发明第一典型实施例的数据传送装置。 图1是示出了本发明第一典型实施例的数据传送装置1的结构的方 框图。数据传送装置1包括用于执行多个串行数据中的串行数据的无中断切换以及传输所述数据的功能。具体地，数据传送装置l包括第一串行-并行转换器(第一S/P)10、 第二串行-并行转换器(第二S/P) 20、以及并行串行转换器(P/S) 30。 此外，数据传送装置1包括第一数据存储器41、第二数据存储器42、第 -写入地址发生器(第一WAG) 43、第二写入地址发生器(第二WAG) 44 和读取地址发生器(RAG) 45。另外，数据传送装置l包括数据开关46、 时钟切换单元(CSU) 50和切换控制器60。 CSU 50包括时钟开关51和 相位偏移单元(PSU) 52。数据传送装置l接收多个系统中的多个串行数据。例如，将第一系 统中的串行数据(DS1)从传输线输入至第一输入端子(IN1)。将第二系 统中的串行数据(DS2)从传输线输入至第二输入端子(IN2)。例如，第 一系统是主系统，而第二系统是备用系统。当数据传送装置l是用于广 播站的传输装置时，DS1和DS2是具有串行格式的数字视频信号。DS1 和DS2的每一个分别与针对DS1和DS2的串行传输的每一个时钟同步地 传输。第一 S/P 10通过工N1接收DS1。第一 S/P 10包括串行-并行转换器 和时钟恢复电路。在从接收到的DS1恢复数据之后，第一S/P10执行并 行转换以输出并行数据(DP1)。另外，第一S/P10恢复了随后用于DP1 的串行-并行转换的并行时钟(PCLK1)。将DPI输出至第一数据存储器41。 将PCLK1输出至第一 WAG 43和CSU 50。第二 S/P 20通过IN2接收DS2。第二 S/P 20包括串行-并行转换器 和时钟恢复电路。在从接收到的DS2恢复数据之后，第二S/P20执行并 行转换以输出并行数据(DP2)。另外，第二S/P20恢复了随后用于DP2 的串行-并行转换的并行时钟(PCLK2)。将DP2输出至第二数据存储器42。 将PCLK2输出至第二WAG 44和CSU 50。第一 WAG 43与PCLK1同步地向第一数据存储器41输出写入地址。 第一数据存储器41根据所述写入地址存储DP1。类似地，第二 WAG 44 与PCLK2同步地向第二数据存储器42输出写入地址。第二数据存储器 42根据所述写入地址存储DP2。RAG45与下述并行时钟(PCLKO)同步地向第一数据存储器41和第二数据存储器42输出读取地址。将从第一数据存储器41读出的并行数 据(DP1')和从第二数据存储器42读出的并行数据(DP2')输出至数据 开关46。数据开关46接收DP1'和DP2'。数据开关46选择DP1'或DP2'的任一 个，并且输出选定的数据作为并行数据O (DP0)。数据开关46根据下述 开关控制信号(SC)选择DP1'或DP2'作为DP0。数据开关46向P/S 30 输出DP0。CSU 50接收PCLK1和PCLK2。 CSU 50根据SC通过时钟开关51选择 PCLK1或PCLK2的任一个，并且输出选定的时钟作为并行时钟O(PCLKO)。 PCLK0是与数据开关46根据SC选定的并行数据DP0相对应的并行时钟。 CSU 50通过使用PSU 52对选定的并行时钟的相位进行偏移，并且向RAG 45和P/S 30输出相位偏移的时钟。当将选择作为PCLKO的PCLK1切换为PCLK2以及将选择作为PCLKO 的PCLK2切换为PCLK1时，CSU 50无需改变PCLKO的相位就可以执行切 换。这样，CSU 50通过使用PSU 52调节了PCLK0的相位。相位调节执行如下。首先，PSU 52获得没有由时钟开关51选定的 未选定并行时钟(PCLK—B)和PCLKO之间的相位差。当将时钟开关选择 作为选定的并行时钟(PCLK—A)的并行时钟从当前选定的并行时钟切换 至另一个并行时钟时，将切换之后的新选定并行时钟的相位偏移所获得 的相位差的量。切换之后新选定的并行时钟是切换之前未选定的并行时 钟(PCLK—B)。如上所述，由于CSU 50的相位调节功能，甚至在并行时 钟的切换之后PCLKO的相位也不会改变。即，在PCLKO中不会出现抖动。根据实际示例来描述CSU 50的操作。假设选择PCLK1作为PCLK—A。 此时，PSU 52获得作为PCLK—B的PCLK2和PCLKO之间的相位差。当将 SC从切换控制器60输入至CSU 50时，将PCLK2新选择作为PCLK—A。此 时，PSU 52基于切换之前的PCLKO与PCLK2之间的相位差来调节PCLK2 的相位。由于相位调节的原因，即使将选择作为PCLK一A的时钟从PCLK1 切换至PCLK2， PCLKO的相位也不会改变。P/S 30接收DPO和PCLKO。 P/S 30与PCLKO同步地执行所接收的 DP0的并行-串行转换，并且产生串行输出数据(DSO)。 P/S30通过输出端子(OUT)向传输线输出DSO。当在使用中的系统中发生错误时，切换控制器60输出切换控制信 号(SC)，用于将系统切换至数据开关46和CSU50。根据SC，数据开关 46切换并行数据并且CSU 50选择并行时钟。切换时数据开关46和CSU 50 的操作与上述相同。如上所述，第一典型实施例的数据传送装置根据切换之后选定的时 钟和当切换系统时当前选定的时钟之间的相位差来调节时钟的相位。因 此，数据传送装置具有以下优势当切换系统时在输出信号中不会出现 抖动。图2示出了数据传送装置2的结构，所述数据传送装置2只包括图 1所示的数据传送装置的最少必要部件。在图1所示的结构中，将第一 数据存储器41和第二数据存储器42配置为用于暂时保持DPI和DP2的 装置。可以将保持装置设置在第一S/P 10和第二S/P 20中。在这种情 况下，数据传送装置2不必包括第一 WAG 43、第二 WAG 44和RAG 45。 当从外部装置提供SC时，数据传送装置2不必包括切换控制器60。因 此，具有图2所示结构的数据传送装置具有以下优点当切换系统时在 输出信号中不会出现抖动。另外，在第一典型实施例的数据传送装置中，对两个系统的串行信 号进行切换，并且传输两个串行信号之一。本发明可以应用于多于两个 系统中的串行信号的切换。为此目的，数据开关和时钟开关可以选择与 系统个数相等的多个信号之一。也可以将数据存储器和写入地址发生器 的个数配置为与系统个数一样多。2.第二典型实施例将参考附图描述本发明另一个典型实施例的数据传送装置。第二实 施例的数据传送装置包括时钟开关单元(CSU)的实际典型结构。图3 是示出了根据第二典型实施例的数据传送装置3的方框图。数据传送装 置3包括第一串行-并行转换器(第一S/P) 10、第二串行-并行转换器 (第二 S/P) 20、并行-串行转换器(P/S) 30和时钟开关单元(CSU) 50。 时钟开关单元(CSU) 50包括时钟开关51、移相器53、锁相环(PLL)54、相位比较器55和移相控制器(PSC) 56。由移相器53、锁相环(PLL) 54、相位比较器55和移相控制器(PSC) 56组成的移相单元(PSU) 52 是图1和图2中所示的移相单元实际结构的示例。时钟开关51接收第一并行时钟(PCLK1)和第二并行时钟(PCLK2)。 时钟开关51根据用于切换系统的切换控制信号(SC)选择PCLK1或PCLK2 的任一个作为并行时钟一A(PCLK一A)。时钟开关51向移相器53输出 PCLK—A。经由移相器53将PCLK—A作为并行时钟(PCLKO)输出至PLL 54。 将根据SC没有选择的并行时钟作为并行时钟—B(PCLK—B)输出至相位比 较器55。时钟开关51包括根据SC操作的四个开关51A、 51B、 51C和51D。 开关51A、 51B、 51C和51D由图3所示的时钟开关51中的x标记表示。 开关51A和开关51C、以及51B和5开关1D彼此结合地使用。当根据 SC选择PCLK1作为PCLK—A并且选择PCLK2作为PCLK—B时，开关51B和 开关51D接通(closed),而开关51A和开关51C断开(叩en)。当根据 SC选择PCLK2作为PCLK一A并且选择PCLK1作为PCLK—B时，开关51A和 开关51C闭合，而开关51B和开关51D断开。在图4中，示出了时钟开关51和四个开关51A、 51B、 51C和51D 的典型结构。图4所示的时钟开关51的结构是一个示例。因此，其逻辑 操作与时钟开关51相同的另一个结构也是可用的。CSU 50包括时钟开关51的后续阶段以及PLL 54前面阶段的移相器 53。移相器53向PLL 54输出从时钟开关51接收封PCLK—A。PLL 54经由移相器53接收从时钟开关51输出的PCLK—A。 PLL 54 通过使用所接收的PCLK—A作为基准信号产生PCLKO，并且向P/S 30和 相位比较器55输。相位比较器55检测PCLK0和PCLK—B之间的相位差。具体地，相位 比较器55接收从PLL 54输出的PCLKO和从时钟开关51输出的PCLK一B。 相位比较器55检测所接收的两个并行时钟PCLK)和PCLK—B之间的相位 差。将与相位比较器55检测到的相位差相对应的相位差信号(SP)输出 至PSC 56。PSC 56从相位比较器55接收SP。 PSC 56根据所述SC向移相器53输出SP。当输入SC并且切换时钟系统时，将SP从PSC 56输入至移相 器53。此时，移相器53如下所述地偏移PCLK一A的相位。在其中没有切 换选定的时钟的系统PCLK一A的恒稳态，移相器53不会偏移相位，并且 输出具有当前相位的PCLK一A。当切换系统时，将SC输入至CSU 50。时钟开关51响应于SC，选 择并行时钟PCLK1或并行时钟PCLK2作为PCLK—A。响应于SC将SP输入 至移相器53。移相器53基于SP控制PCLK—A的相位。具体地，移相器 53只偏移PCLK_A的相位由SP表示相位差的量。将己调节相位的PCLK—A 输入至PLL 54。将具体地描述移相器53的操作。假设选择PCLK1作为PCLK_A。相 位比较器55获得输出至P/S 30的PCLKO和PCLK—B之间的相位差，即 PCLK2。这里，当输入SC时，选择PCLK2作为PCLK—A。此时，移相器53 基于SP调节PCLKO和PCLK2之间的相位差。因此，当将并行时钟从PCLK1 切换至PCLK2时，PCLKO的相位不改变。在图3所示的数据传送装置3中，时钟电路51选择PCLK1作为 PCLKO。因此，时钟开关51向相位比较器55输出PCLK2。相位比较器55 检测PCLK0和PCLK2之间的相位差。当在第一系统中发生错误时，时钟 开关51选择PCLK2作为PCLKO。同时，移相器53接收SP，并且将PCLK2 的相位只偏移所检测的相位差的量。如上所述，相位比较器55检测选定并且输出的并行时钟PCLKO和 未选定的另一个并行时钟之间的相位差。当切换系统时，位于PLL 54 前面阶段的移相器53接收相位差信号SP，所述相位差信号表示刚好在 系统切换之前的相位差。移相器53将PCLKO的相位只偏移所述相位差的 量。结果，输入至PLL54的并行时钟的相位不改变。换句话说，可以没 有相位差的实线并行时钟信号之间的切换操作。因此，当切换系统时， 实质上可以减小系统中的信号之间的相位差产生的抖动。这样，当从多个系统中的串行数据选择预定数据并且进行传输时， 第二典型实施例的数据传送装置可以减小传送系统中系统切换时产生的 抖动。图5示出了图3所示的时钟切换单元(CSU)。 CSU 50是时钟切换装置，用于执行两个系统中的切换，其中减小了切换时产生的抖动。可以容易地将CSU 50扩展到多于两个系统的时钟开关。g卩，可以修改时钟开关，使得在与系统个数相等的多个时钟信号中选择一个时钟信号。可以将扩展到多于两个系统的时钟开关的CSU 50或时钟切换单元用 于除了如第一和第二典型实施例中所示的数据传送装置之外的各种装 置，在所述装置中切换多个系统中的时钟。例如，描述了在三个系统(PCLK1、 PCLK2、 PCLK3)的时钟信号的 时钟开关的情况。在这种情况下，通过时钟开关只选择一个时钟信号(例 如PCLK1)作为PCLK一A，与上述两个系统的情况相同。将其他两个时钟信 号(PCLK2、 PCLK3)输入至相位比较器。相位比较器检测两个相位差， 即PCLK1和PCLK2之间的相位差以及PCLK1和PCLK3之间的相位差。当时钟 开关将PCLK—A从PCLK1切换为PCLK2时，相位偏移单元根据PCLK1和PCLK2 之间的相位差来偏移PCLK2的相位。因此，甚至在时钟切换之后，PCLK—A 的相位也不会改变。另外，可以基于应用来设定选择时钟的条件。尽管己经参考本发明的典型实施例，具体示出和描述了本发明，本 发明不局限于这些实施例。本领域普通技术人员应当理解，在不脱离所 附权利要求所限定的本发明的精神和范围的情况下，可以对这些实施例 进行形式和细节上的多种改变。另外即使在后续程序期间修改了权利要求，发明人的目的是保留本 发明权利要求的全部等价物。
权利要求
1.一种数据传送装置，包括第一串行-并行转换器，将第一系统中的第一串行信号转换为所述第一系统中的第一并行信号，并且根据所述第一串行信号恢复在所述第一系统中的第一时钟；第二串行-并行转换器，将第二系统中的第二串行信号转换为所述第二系统中的第二并行信号，并且根据所述第二串行信号恢复在所述第二系统中的第二时钟；数据开关，根据表示选定的系统的切换控制信号，选择所述第一并行信号和所述第二并行信号之一作为选定的并行信号；时钟开关，根据所述切换控制信号，选择所述第一时钟和所述第二时钟之一作为选定的时钟；并行-串行转换器，利用所述选定的时钟将选定的并行信号转换为串行输出信号；相位比较器，输出所述时钟开关选定的时钟和未选定的时钟之一之间的相位差；以及移相器，根据当所述切换控制信号表示的选定系统变化时系统改变定时处的相位差，偏移所述选定时钟的相位。
2. 根据权利要求1所述的数据传送装置，其中 所述移相器偏移所述相位，使得串行输出信号的相位恒定。
3. 根据权利要求1所述的数据传送装置，其中 所述移相器将所述相位偏移与系统改变定时之前的选定时钟和系统改变定时之后的选定时钟之间的相位差相同的量。
4. 根据权利要求3所述的数据传送装置，其中如果所述时钟开关在系统改变定时之前己经选定了第一时钟，所述 移相器将所述第二时钟的相位偏移与所述第一时钟和所述第二时钟之间 的相位差相同的量；以及如果所述时钟开关在系统改变定时之前已经选定了第二时钟，所述移相器将所述第一时钟的相位偏移与所述第一时钟和所述第二时钟之间 的相位差相同的量。
5. 根据权利要求1所述的数据传送装置，还包括第三串行-并行转换器，将第三系统中的第三串行信号转换为所述 第三系统中的第三并行信号，并且根据所述第三串行信号恢复在所述第 三系统中的第三时钟，其中所述数据开关根据所述切换控制信号，选择所述第一并行信号、所 述第二并行信号和所述第三并行信号之一；以及所述时钟开关根据所述切换控制信号，选择所述第一时钟、所述第 二时钟和所述第三时钟之一，并且输出选定的时钟。
6. 根据权利要求5所述的数据传送装置，其中.-如果在所述系统改变定时之后选择所述第三时钟，所述移相器根据所述第三时钟和系统改变定时之前选定的时钟之间的相位差来偏移所述 第三时钟的相位；如果在所述系统改变定时之后选择所述第二时钟，所述移相器根据 所述第二时钟和系统改变之前选定的时钟之间的相位差来偏移所述第二 时钟的相位；以及如果在所述系统改变定时之后选择所述第一时钟，所述移相器根据 所述第一时钟和系统改变之前选定的时钟之间的相位差来偏移所述第一 时钟的相位。
7. —种数据传送装置，包括第一串行-并行转换装置，用于将第一系统中的第一串行信号转换 为所述第一系统中的第一并行信号，并且根据所述第一串行信号恢复在 所述第一系统中的第一时钟；第二串行-并行转换装置，用于将第二系统中的第二串行信号转换 为所述第二系统中的第二并行信号，并且根据所述第二串行信号恢复在 所述第二系统中的第二时钟；数据切换装置，用于根据表示选定的系统的切换控制信号，选择所 述第一并行信号和所述第二并行信号之一作为选定的并行信号；时钟切换装置，用于根据所述切换控制信号，选择所述第一时钟和所述第二时钟之一作为选定的时钟；并行-串行转换装置，用于利用所述选定的时钟将选定的并行信号 转换为串行输出信号；相位比较装置，用于输出所述时钟切换装置选定的时钟和未选定的 时钟之一之间的相位差；以及相位偏移装置，用于根据当所述切换控制信号表示的选定系统变化 时系统改变定时处的相位差，偏移所述选定时钟的相位。
8. —种时钟切换电路，包括时钟开关，根据表示选定系统的切换控制信号，选择第一时钟和第 二时钟之一作为选定的时钟；相位比较器，输出所述时钟开关选定的时钟和未选定的时钟之一之 间的相位差；以及移相器，根据当所述切换控制信号表示的选定系统变化时系统变化 定时处的相位差，偏移所述选定时钟的相位。
9. 根据权利要求8所述的时钟切换电路，其中 所述移相器偏移所述相位，使得所述选定的时钟的相位恒定。
10. 根据权利要求8所述的时钟切换电路，其中所述移相器将所述相位偏移与系统改变定时之前的选定时钟和系 统改变定时之后的选定时钟之间的相位差相同的量。
11. 根据权利要求IO所述的时钟切换电路，其中: 如果所述时钟开关在系统改变定时之前已经选定了第一时钟，所述移相器将所述第二时钟的相位偏移与所述第一时钟和所述第二时钟之间 的相位差相同的量；以及如果所述时钟开关在系统改变定时之前已经选定了第二时钟，所述 移相器将所述第一时钟的相位偏移与所述第一时钟和所述第二时钟之间 的相位差相同的量。
12. 根据权利要求8所述的时钟切换电路，其中所述时钟开关根据所述切换控制信号，选择所述第一时钟、第二时 钟和第三时钟之一，并且输出选定的时钟。
13. 根据权利要求12所述的时钟切换电路，其中如果在所述系统改变定时之后选择所述第三时钟，所述移相器根据 所述第三时钟和系统改变定时之前选定的时钟之间的相位差来偏移所述 第三时钟的相位；如果在所述系统改变定时之后选择所述第二时钟，所述移相器根据 所述第二时钟和系统改变之前选定的时钟之间的相位差来偏移所述第二时钟的相位；以及如果在所述系统改变定时之后选择所述第一时钟，所述移相器根据 所述第一时钟和系统改变之前选定的时钟之间的相位差来偏移所述第一 时钟的相位。
14. 一种时钟切换电路，包括时钟切换装置，用于根据表示选定系统的切换控制信号，选择第一 时钟和第二时钟之一作为选定的时钟；相位比较装置，用于输出选定的时钟和未选定的时钟之一之间的相 位差；以及移相装置，用于根据当所述切换控制信号表示的选定系统变化时系 统变化定时处的相位差，偏移所述选定时钟的相位。
15. —种时钟切换方法，包括根据表示选定系统的切换控制信号，选择第一时钟和第二时钟之一作为选定的时钟；输出所述选定的时钟和未选定的时钟之一之间的相位差；以及 根据当所述切换控制信号表示的选定系统变化时系统变化定时处的相位差，偏移所述选定时钟的相位。
16. 根据权利要求15所述的时钟切换方法，其中 所述偏移是所述相位的偏移，使得输出所述选定时钟的相位恒定。
17. 根据权利要求15所述的时钟切换方法，其中-所述偏移是将所述相位偏移与系统改变定时之前的选定时钟和系统改变定时之后的选定时钟之间的相位差相同的量。
18. 根据权利要求17所述的时钟切换方法，其中 如果在系统改变定时之前已经选定了第一时钟，所述偏移是将所述第二时钟的相位偏移与所述第一时钟和所述第二时钟之间的相位差相同的量；以及如果在系统改变定时之前己经选定了第二时钟，所述偏移是将所述 第--时钟的相位偏移与所述第一时钟和所述第二时钟之间的相位差相同
19. 根据权利要求15所述的时钟切换方法，其中所述切换是根据所述切换控制信号选择所述第一时钟、第二时钟和 第三时钟之一，并且输出选定的时钟。
20. 根据权利要求19所述的时钟切换方法，其中如果在所述系统改变定时之后选择所述第三时钟，所述偏移是根据 所述第三时钟和系统改变定时之前选定的时钟之间的相位差来偏移所述第三时钟的相位；如果在所述系统改变定时之后选择所述第二时钟，所述偏移是根据 所述第二时钟和系统改变之前选定的时钟之间的相位差来偏移所述第二 时钟的相位；以及如果在所述系统改变定时之后选择所述第一时钟，所述偏移是根据 所述第一时钟和系统改变之前选定的时钟之间的相位差来偏移所述第一 时钟的相位。
全文摘要
数据传送装置，包括第一串行-并行转换器和第二串行-并行转换器，分别将第一(二)系统中的第一(二)串行信号转换为所述第一(二)系统中的第一(二)并行信号，并且根据所述第一(二)串行信号恢复在所述第一(二)系统中的第一(二)时钟；数据开关，根据切换控制信号，选择并行信号；时钟开关，根据所述切换控制信号，选择所述第一时钟和所述第二时钟之一作为选定的时钟；并行-串行转换器，利将选定的并行信号转换为串行输出信号；相位比较器，输出所述时钟开关选定的时钟和未选定的时钟之间的相位差；以及移相器，根据当所述切换控制信号表示的选定系统变化时系统改变定时的相位差，偏移所述选定时钟的相位。
文档编号H04L7/02GK101272235SQ20081008658
公开日2008年9月24日 申请日期2008年3月20日 优先权日2007年3月22日
发明者新井宏昭 申请人:日本电气株式会社