专利名称：一种ccd图像数据采集装置的制作方法
技术领域：
本实用新型涉及实时图像采集领域，尤其是一种CCD图像数据采集装置。
背景技术：
针对CCD实时采集处理场合，设计了一 CCD图像数据采集装置。目前，通 常的棒输接口有USB接口， 1394接口和LVDS (Low Voltage Differential Signaling)接口。其中LVDS接口又以其低功耗，低噪声和传输距离远的优 点为各种实时数据处理场合常用。但是在大容量数据高速传输的场合，上述 接口的传输速度无法满足实时性要求。
实用新型内容
为了解决高分辨率高帧频的CCD相机传输速率不匹配的问题，本实用新型 提出了一种CCD图^f象数据采集装置。该装置可实现高分辨率，高帧频的CCD相 机的实时釆集传输，具有传输速率快，实时性好的优点。
本实用新型的CCD图像数据采集装置，该装置包括CCD相机，Camera Link 接口转换芯片，FPGA， SDRAM緩存芯片和PCI接口芯片。其中，CCD相机通过 Camera Link接口采集CCD相机数据，Camera Link接口转换芯片实现将采集 的CCD相机数据进《亍接口转换后输入至FPGA。对输入至FPGA的CCD数据，在 FPGA内部主要实现三个模块单元FIFO緩冲单元，SDRAM控制器单元和PCI 接口模块单元。FIFO緩冲单元实现对原始CCD图像的緩冲，解决CCD相机输出 速率和FPGA输入速率不匹配的问题；SDRAM4空制器单元和SDRAM緩存芯片相连， 实现对整帧CCD图像数据的緩存；PCI接口模块单元和PCI接口芯片相连，实现对从SDRAM緩存的输出数据通过PCI总线，快速的传输到PC机上。
该装置通过CCD相才几和高速Camera Link 4妾口相连，实现CCD相才几数据的 高速传输。对于从Camera Link接口输出的数据通过Camera Link解码芯片解 码后传输至FPGA。由于解码后的CCD相机速率和FPGA的输入速率不相同，因此 首先通过FPGA内部的FIFO (先进先出)单元，实现对读出的CCD相机数据的緩 冲。然后，经FIFO緩沖后的CCD相机数据输入至SDRAM进行整幀图像数据的緩 存。由于SDRAM是一个复杂的状态控制机，因此在FPGA内构造SDRAM控制器实 现对SDRAM的读写控制。这里，SDRAM控制器和SDRAM芯片相连。最后，将SDRAM 緩存后的输出数据输入至FPGA内构造的PCI接口模块单元，该单元通过和PCI 接口芯片的连接，最终实现对从SDRAM緩存的输出数据通过PCI总线，快速的 传输到PC机上。
本实用新型实现了对于高分辨率高帧频的CCD相机数据的实时采集传输， 具有实时性好的优点且对不同分辨率CCD相机均适用。
本实用新型将通过例子并参照附图的方式说明，其中 图1为本实用新型的原理示意图。 图2为SDRAM的读/写状态转移图。
具体实施方式
图1为本实用新型的原理示意图，该装置包括CCD相机、Camera Link接 口转换芯片、FPGA、 SDRAM緩存芯片和PCI接口芯片。其中，CCD相机通过Camera Link接口采集CCD相机数据，Camera Link接口转换芯片实现将采集的CCD相 机数据进行接口转换后输入至FPGA。 FPGA内部主要实现三个^i块单元FIFO緩沖单元，SDRAM控制器单元和PCI接口模块单元。FIFO緩沖单元实现对原始 CCD图像的緩冲，解决CCD相机输出速率和FPGA输入速率不匹配的问题；SDRAM 控制器单元和SDRAM緩存芯片相连，用于控制SDRAM的读写，实现对整帧CCD 图像数据的緩存；PCI接口模块单元和PCI接口芯片相连，从SDRAM緩存的输 出数据通过PCI总线，快速的传输到PC机上。
CCD相机和高速Camera Link接口相连，实现CCD相机数据的高速传输。对 于从Camera Link接口输出的数据通过Camera Link解码芯片DS90CR288A解码 后传输至FPGA。由于解码后的CCD相机数据速率和FPGA的输入速率不相同，因 此首先通过FPGA内部的FIFO (先进先出)单元，实现对读出的CCD相机数据的 緩冲。然后，经FIFO緩冲后的CCD相机数椐输入至SDRAM进行整帧图像数据的 緩存。由于SDRAM是一个复杂的状态控制机，因此在FPGA内构造SDRAM控制器 实现对SDRAM的读写控制。这里，SDRAM控制器和SDRAM芯片相连。最后，将 SDRAM緩存后的输出数据输入至FPGA内构造的PCI接口模块单元，该PCI接口 模块单元通过和PCI接口芯片PCI9054的连接，最终实现从SDRAM緩存的输出 数据通过PCI总线，快速的传输到PC机上。
根据装置的功能和设计要求，提出了基于可编程逻辑器件(FPGA)的硬件 平台。由于该装置实时性要求非常高，同时，需要进行大量数据的吞吐(高达 80MHz),对于现有的处理器，进行如此大吞吐量的数据并实时处理是非常困难 的。因此，装置中选用FPGA构造专门的处理单元， 一方面可以利用器件丰富 的I/O管脚完成数据吞吐，另一方面可以利用它来提高实时性；同时，利用FPGA 在复杂逻辑控制方面的优越性，在FPGA内构造SDRAM控制器和PCI接口模块 实现对SDRAM芯片和PCI接口芯片的复杂逻辑时序控制。
首先，CCD相机和Camera Link接口间的数据交换。当前，多数数字视频解决方案被看作是LVDS通信技术。虽然，LVDS已经较RS-422有了改进，但是它 仍然需要大容量的线缆，在传输速率方面也受限制。为了解决这个问题， National Semiconductor公司基于Channel Link技术发展了 Camera Link标 准。Channel Link是基于LVDS技术发展而来的，它是一种用来传输视频数据 的新技术。Channel Link使用一个并转串驱动器和一个串转并接收器传输数 据，其最高速率可达2. 38G。 Channel Link驱动器将28位CM0S/TTL信号转换 为四条LVDS数据流。 一个锁相环传偷时钟通过第五条LVDS链路与其它LVDS 数据流并行传输。在传输时钟的每个周期，28位输入数据被采样和传输。 Channel Link接收器将数据流转换回28位的CMOS/TTL并行数据。 在Camera Link标准中，相才几信号分为4种
1. 高速相机控制信号4对LVDS差分信号作为常规的相机控制信号。它们分别 是外同步信号(EXSYNC)，重置信号(PRIN)，向前信号(FORWARD)和保留信号
(Future Use )。
2. 视频数据4对LVDS数据信号(XO, X1，X2，X3)和一对LVDS时钟信号(XCLK)
3. 电源由专用的电缆进行传输。
4. 低速串行通信两对LVDS信号作为相机与板卡之间异步通信信号。Serial-To-Frame-Grabbers (SerTFG)是由相机输出板卡接收的通信信号;Serial-To-Camera (SerTC)则是由板卡输出相机接收的通信信号。通信协议遵守异步 通信协议也就是RS232协议。Camera Link标准推荐使用最小9600bps, l位起始 位，8位数据位，l位停止位无握手无校验的格式。
可见，CCD lt字相机通过Camera Link^妾口的连接，实现多位高速并4亍的 数据线转换为串行数据线输出。同时，接收板卡通过接收芯片DS90CR288A实 现对CCD相机输出的串行数据还原为原始的并行数据输出，同时提供相应的CCD相机通讯信号和有效控制信号。
然后，对DS90CR288A解码输出的CCD相机数据输入至FPGA。在FPGA内部 主要由以下三个处理单元FIFO緩冲单元，SDRAM控制器单元和PCI接口模块 单元。
FPGA速率的匹配。
SDRAM控制器单元通过在FPGA内部构造SDRAM控制器，实现对原始图像的 緩存。这里，SDRAM控制器单元和SDRAM存储器芯片相连。SDRAM存储器选取 了 HYNIX公司生产的HY57V281620HCT，其同步接口和完全流水线的内部结构， 使其拥有极大的数据速率，非常适合大吞吐量的数据存储。
SDRAM控制器采用状态机实现。该状态机包括以下状态初始化状态，空 闲状态，读写状态，预充状态，刷新状态，激活状态。当系统上电复位后， 首先完成SDRAM的初始化。初始化包含初始化延时，初始化预充电，初始化刷 新和初始化模式寄存器设置。考虑到效率问题，模式寄存器工作方式为全页突 发，固定CAS (读命令输入到数据输出延时)为2个时钟周期。初始化结束后， SDRAM进入空闲状态。在空闲状态时，如向SDRAM发出读写请求，SDRAM控制 器进入行激活状态，经过两个时钟周期后进入读/写状态就可对SDRAM进行读 写了。
在SDRAM进入写数据状态后，由于采用全页突发工作方式，则一次写操作 即可写完一行数据。需要注意，在上一次写操作结束到下次写操作前，必须将 当前行关闭执行预充命令。预充状态后，经两个时钟周期后才能再一次激活下 一行进行下一次写操作。由于动态存储器都存在定时刷新问题，在数据写入存 储单元后，要想数据不丟失，需在给定间隔内进行刷新，即进入刷新状态。可见，在SDRAM高速时钟速率的控制下，通过全页突发写操作方式，对于采集的 视频图像完全可在行消隐期间即可完成对一行图像数据的传输。在接收下一行 图像数据时，重复上述操作，直至整幅图像数据全部写入SDRAM。
在SDRAM进入读数据状态后，须经过CAS (读命令输入到数据输出延时)时 间后，SDRAM数据端方可读出数据。由于SDRAM读/写操作均采用全页突发方式， 因此当SDRAM读完一行数据后，则完成了 一次读数据操作。此时执行预充命令将 当前行关闭。在预充状态后，又需经两个时钟周期后才能再一次激活下一行。 由于SDRAM采用电^储数据信息，同写操作一样，同样需要对数据进行定时刷 新。在刷新操作结束后，才可再次发读命令，直至一帧数据全部读出。整个SDRAM 的状态转移图见图2。
最后，将SDRAM緩存后的输出数据输入至PCI接口模块单元。PCI的含义为外 设部件互联(Peripheral Component Interconnect )。 PCI局部总线是一种具有 多路地址线和数据线的高性能的32/64位总线。它在高密度集成的外围控制器 件，外围插件板和处理器/存储器之间作为互联机构应用。这里，PCI芯片选用 的是美国PLX公司推出的PCI9054。 PCI9054采用了先进的PLX数据管道结构技 术，可以使局部总线上的数据被快速传输到PCI总线上。在该接口设计中，我 们采用了以下设计方式
1.传输方式的选择PCI9054作为总线主控设备，支持主设备、从设备和 DMA传输三种传输方式。
主设备方式是指本地处理器用于PCI总线控制权发起总线传输。
从设备方式，指PCI总线上的主设备拥有PCI总线控制权，发起总线传输，对
本地端操作。
DMA传输方式是这种总线主控设备特有的，支持两个方向的传输。根据实际需求，在系统中主要应用了从设备方式实现系统的高速存储，另
外设计了 DMA方式备用。
2.工作模式的选择PCI9054支持三种工作模式C模式，J模式和M模 式。C模式是一种非复用总线工作模式可通过片内逻辑控制，将地址线和数据 线分开。M模式是为与一些特定处理器的无缝连接而设计的，硬件接口设计筒 单，无需任何多余的连接。J模式是一种服用总线工作模式，它的好处是地址 数据线没有分开，严格仿效PCI总线的时序，为设计者了解PCI协议和更好地 控制PCI通信提供了良好的环境，但增加了很多的控制信号， 在实际设计中，为了逻辑控制简单可靠，选择了C模式。 通过FPGA内部的PCI接口模块单元对PCI9054接口芯片的时序逻辑控制，很 好的完成命令和参数的传递，实现了对SDRAM緩存的输出数据通过PCI总线迅速 的传输到PC机上。
本说明书(包括任何附加权利要求、摘要和附图)中公开的任一特征，除 非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非 特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型， 凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应 包含在本实用新型的保护范围之内。
权利要求1、一种CCD图像数据采集装置，其特征在于该装置包括CCD相机、Camera Link接口转换芯片、FPGA、SDRAM缓存芯片和PCI接口芯片；其中CCD相机通过Camera Link接口采集CCD相机数据，Camera Link接口转换芯片将CCD相机数据进行接口转换后输入至FPGA；其中在FPGA内部主要实现三个模块单元FIFO缓冲单元，SDRAM控制器单元和PCI接口模块；SDRAM控制器单元和SDRAM缓存芯片相连，通过SDARM控制器控制SDRAM缓存芯片的读取，实现对整帧CCD图像数据的缓存；PCI接口模块单元和PCI接口芯片相连，实现对从SDRAM缓存的输出数据通过PCI总线，快速的传输到PC机上。
2、 如权利要求1所述的一种CCD图像数据采集装置，其特征在于所述 SDRAM控制器单元采用状态机实现。
专利摘要一种CCD图像数据采集装置，该装置包括CCD相机，Camera Link接口转换芯片，FPGA，SDRAM缓存芯片和PCI接口芯片。其中，CCD相机通过Camera Link接口采集CCD相机数据，Camera Link接口转换芯片实现将采集的CCD相机数据进行转换后输入至FPGA；在FPGA内部主要实现三个模块单元FIFO缓冲单元、SDRAM控制器单元和PCI接口模块。SDRAM控制器单元用于SDRAM芯片的读写控制，实现对整帧CCD图像数据的缓存；PCI接口模块单元和PCI接口芯片相连，把从SDRAM缓存中输出的数据集传输到计算机，从而实现CCD图像数据的采集，该装置具有实时性好的优点且对不同分辨率CCD相机均适用。
文档编号H04N5/335GK201378851SQ20082016120
公开日2010年1月6日 申请日期2008年11月17日 优先权日2008年11月17日
发明者杰 周, 陈苏婷, 马杰良 申请人:南京信息工程大学