专利名称：大容量速率自适应及抗误码无线装置的制作方法
技术领域：
本发明涉及通信领域中的一种大容量速率自适应及抗误码无线装置，特别适用于 大容量无线通信网络中完成速率自适应及抗误码的处理设备。
背景技术：
由于无线信道传播的开放性和信道参量变化的时变性，引起信道的频率选择性衰 落和时变衰落。无线通信的移动性又会引起接收环境的复杂性和接收地点的随机可变性。 此外，随着语音、视频及多媒体等综合业务的不断丰富，经过无线信道的业务流量、业务种 类和业务优先级都在随机的变化。因此，需要自适应技术来改善对无线资源的利用率，提高 信道容量。在实际信道上传输数字信号时，由于信道传输特性不理想以及噪声的影响，所收 到的数字信号不可避免地会出现错误。为了在已知信噪比的情况下达到一定的误比特率指 标，必须采用差错控制技术。这样如何在无线传输条件下成功有效的达到速率自适应及抗 误码处理的要求就成了在通信网络内要解决的现实问题。
发明内容
本发明所要解决的技术问题就是提供一种基于无线信道传播，利用自适应及差错 控制技术，对无线通信网络设备具有通用性能和扩展性能的大容量速率自适应及抗误码无 线装置，且本发明还具有集成度高、体积小、通用性和扩展性好、安全性高、价格低廉、维修 方便、便于研制开发应用等特点。本发明的目的是这样实现本发明包括链路侧MII接口单元101、链路侧共享缓存模块102、交换侧MII接口 单元104和共享缓存模块105，还包括优先级管理模块103、链路速率汇报模块106和差错 控制协议通路107，其中链路侧MII接口单元101出端口 1通过MII标准接口与链路侧共享 缓存模块102入端口 1连接，进行数据缓存；链路侧共享缓存模块102出端口 2与优先级管 理模块103入端口 1连接，进行优先级管理；优先级管理模块103出端口 2与交换侧MII接 口单元104入端口 1连接，进行MII接口转换；交换侧MII接口单元104出端口 2与共享缓 存模块105入端口 1连接，进行数据缓存；共享缓存模块105出端口 2与链路速率汇报模块 106入端口 1连接，进行链路速率汇报；链路速率汇报模块106出端口 2与链路侧MII接口 单元101入端口 2连接，进行MII接口转换；交换侧MII接口单元104出入端口 3与差错控 制协议通路107出入端口 1连接，提供差错控制协议通路；差错控制协议通路107出入端口 2与链路侧MII接口单元101出入端口 3连接，提供差错控制协议通路。本发明优先级管理模块103，包括优先级管理单元301、输出排队单元302、流量控 制单元303，其中链路侧共享缓存模块102出端口 2与优先级管理单元301入端口 1连接， 进行优先级管理；优先级管理单元301出端口 2与输出排队单元302入端口 1连接，进行输 出排队；输出排队单元302出端口 2与流量控制单元303入端口 1连接，进行流量控制；流 量控制单元303出端口 2与交换侧MII接口单元104入端口 1连接，进行MII接口转换。
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本发明链路速率汇报模块106，包括数据甄别模块601、链路速率提取模块602和 链路速率上报成帧模块603 ；其中共享缓存模块105出端口 2与数据甄别模块601的入端 口 1连接，对具有链路速率信息的数据帧进行甄别；数据甄别模块601的出端口 2与链路速 率提取模块602的入端口 1连接，进行链路速率提取；链路速率提取模块602的出端口 2与 链路速率上报成帧模块603的入端口 1连接，对需上报的速率数据按要求进行以太网成帧； 链路速率上报成帧模块603的出端口 2与链路侧MII接口单元101入端口 2连接，完成链 路速率汇报处理。本发明差错控制协议通路107，包括检错单元701、滑动窗口协议单元702和重传 单元703;其中链路侧MII接口单元101出入端口 3与重传单元703的出入端口 2连接，进 行在需数据重传的情况下进行数据重传；重传单元703的出入端口 1与滑动窗口协议单元 702的出入端口 2连接，进行重传数据的滑动窗口协议处理；滑动窗口协议单元702的出入 端口 1与检错单元701的出入端口 2连接，将检错结果与滑动窗口协议单元702通信；检错 单元701的出入端口 1与交换侧MII接口单元104的出入端口 3连接，完成差错协议控制 的处理。在此技术方案中，所述的MII接口为介质独立接口，其为英文Medium Independent Interface 的缩写。本发明相对背景技术有以下优点1.本发明采用链路侧共享缓存102和共享缓存105，实现多种业务统一调度管理， 具有高可靠性、低延时等优点。2.本发明采用优先级管理模块103，实现优先级管理，保证多种业务的不同服务 质量要求。3.本发明采用链路速率汇报模块106，根据不同链路速率自适应调整端口速率。4.本发明的电路模块设计，具有良好的通用性和扩展性，及良好的安全性能。5.本发明各模块具有集成度高、体积小、价格低廉的特点。
图1是本发明的逻辑原理方框图。图2是本发明优先级管理模块103组成原理方框图。图3是本发明链路速率汇报模块106组成原理方框图。图4是本发明差错控制协议通路107组成原理方框图。
具体实施例方式参照图1至图2，本发明由链路侧MII接口单元101、链路侧共享缓存102、优先级 管理模块103、交换侧MII接口单元104、共享缓存105、链路速率汇报模块106、差错控制协 议通路107组成，各部件按图1逻辑方框图连接线路。其中链路侧MII接口单元101出端口 1通过内部接口与链路侧共享缓存102入端 口 1 连接,模块间采用标准 MII 接 口连接，包括 RxCLK、RxDV, RxD、RxEr, TxCLK, TxEn, TxD、 Col、CRS等信号，实施例采用Intel公司的LXT30271A和Altera公司的大规模FPGA EP2C35 内搭建逻辑电路制作。链路侧共享缓存102出端口 2通过内部接口与优先级管理模块103入端口 1连接，完成数据存储，为进一步处理完成预处理操作，实施例采用Altera公司的大 规模FPGA EP2C35中通过搭建逻辑电路制作。优先级管理模块103出端口 2通过内部接口 与交换侧MII接口单元104入端口 1连接，将接收的以太网帧按照协议、数据等进行优先级 排队，实施例采用Altera公司的大规模FPGA EP2C35中通过搭建逻辑电路制作。交换侧MII 接口单元104出端口 2通过内部接口与共享缓存105入端口 1连接，模块间采用标准MII接 口连接，包括 RxCLK、RxDV, RxD、RxEr、TxCLK、TxEn、TxD、Col、CRS 等信号，实施例采用 Intel 公司的LXT30271A和Altera公司的大规模FPGA EP2C35内搭建逻辑电路制作。共享缓存 105出端口 2通过内部接口与链路速率汇报模块106入端口 1连接，将数据中的链路状态 信息甄别提取后，进行链路速率汇报，实施例采用Altera公司的大规模FPGA EP2C35中通 过搭建逻辑电路制作。链路速率汇报模块106出端口 2通过内部接口与链路侧MII接口单 元101入端口 2连接，模块间采用标准MII接口连接，包括RxCLK、RxDV, RxD、RxEr, TxCLK, TxEn、TxD、Col、CRS等信号，实施例采用Intel公司的LXT30271A和Altera公司的大规模 FPGA EP2C35内搭建逻辑电路制作。交换侧MII接口单元104出入端口 3通过内部接口与 差错控制协议通路107出入端口 1连接，提供差错控制协议通路，模块间采用标准MII接口 连接，包括 RxCLK、RxDV、RxD、RxEr、TxCLK、TxEn、TxD、Col、CRS 等信号，实施例采用 Intel 公 司的LXT30271A和Altera公司的大规模FPGAEP2C35内搭建逻辑电路制作。差错控制协议 通路107出入端口 2通过内部接口与链路侧MII接口单元101出入端口 3连接，提供差错 控制协议通路，实施例采用Intel公司的LXT30271A和Altera公司的大规模FPGA EP2C35 内搭建逻辑电路制作。本发明链路侧共享缓存102作用为数据缓存。实施例链路侧共享缓存102采用一 片Altera公司的大规模FPGA EP2C35芯片中通过搭建逻辑电路制作。本发明优先级管理模块103的作用是进行优先级管理。它包括优先级管理单元 301、输出排队单元302、流量控制单元303，图2是本发明实施例优先级管理模块组成原理 方框图，并按其连接电路，其中优先级管理单元301的作用是进行优先级管理，输出排队单 元302的作用是进行输出排队，流量控制单元303的作用是进行流量控制。实施例优先级 管理单元301、输出排队单元302、流量控制单元303采用一片Altera公司的大规模FPGA EP2C35芯片中通过搭建逻辑电路制作。本发明共享缓存105的作用是数据缓存。共享缓存105采用一片Altera公司的 大规模FPGA EP2C35芯片中通过搭建逻辑电路制作。本发明链路速率汇报模块106的作用是进行链路速率汇报。链路速率汇报模块 106采用一片Altera公司的大规模FPGA EP2C35芯片中通过搭建逻辑电路制作。本发明差错控制协议通路107的作用是完成差错协议控制的处理，差错控制协议 通路107采用一片Altera公司的大规模FPGAEP2C35芯片中通过搭建逻辑电路制作。本发明简要工作原理如下各种优先级的业务经过链路侧MII接口单元101进入 链路侧共享缓存102，通过优先级管理模块103进行优先级管理、输出排队、流量控制，之后 将数据送入交换侧MII接口单元104发送出去。交换侧MII接口单元104接收的各种业务 的数据送入共享缓存105，再通过链路速率汇报模块106将链路速率汇报给链路侧MII接口 单元101进行速率自适应调整。差错控制协议通路107为差错控制协议提供通路，对业务 进行差错控制。
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本发明安装结构如下本发明部件链路侧MII接口单元101、链路侧共享缓存102、优先级管理模块103、 交换侧MII接口单元104、共享缓存105、链路速率汇报模块106、差错控制协议通路107安 装在一块尺寸长X宽为250毫米X 138毫米的印制板上，印制板安装在一个长X宽X高 为400毫米X416毫米X 177. 80毫米的机箱内，面板上安装电缆插座，组装成本发明。
权利要求
一种大容量速率自适应及抗误码无线装置，它包括链路侧MII接口单元(101)、链路侧共享缓存模块(102)、交换侧MII接口单元(104)和共享缓存模块(105)，其特征在于还包括优先级管理模块(103)、链路速率汇报模块(106)和差错控制协议通路(107)，其中链路侧MII接口单元(101)出端口1通过MII标准接口与链路侧共享缓存模块(102)入端口1连接，进行数据缓存；链路侧共享缓存模块(102)出端口2与优先级管理模块(103)入端口1连接，进行优先级管理；优先级管理模块(103)出端口2与交换侧MII接口单元(104)入端口1连接，进行MII接口转换；交换侧MII接口单元(104)出端口2与共享缓存模块(105)入端口1连接，进行数据缓存；共享缓存模块(105)出端口2与链路速率汇报模块(106)入端口1连接，进行链路速率汇报；链路速率汇报模块(106)出端口2与链路侧MII接口单元(101)入端口2连接，进行MII接口转换；交换侧MII接口单元(104)出入端口3与差错控制协议通路(107)出入端口1连接，提供差错控制协议通路；差错控制协议通路(107)出入端口2与链路侧MII接口单元(101)出入端口3连接，提供差错控制协议通路。
2.根据权利要求1所述的大容量速率自适应及抗误码无线装置，其特征在于所述的 优先级管理模块(103)，包括优先级管理单元(301)、输出排队单元(302)、流量控制单元 (303)，其中链路侧共享缓存模块(102)出端口 2与优先级管理单元(301)入端口 1连接， 进行优先级管理；优先级管理单元(301)出端口 2与输出排队单元(302)入端口 1连接，进 行输出排队；输出排队单元(302)出端口 2与流量控制单元(303)入端口 1连接，进行流量 控制；流量控制单元(303)出端口 2与交换侧MII接口单元(104)入端口 1连接，进行MII 接口转换。
3.根据权利要求1或2所述的大容量速率自适应及抗误码无线装置，其特征在于所 述的链路速率汇报模块(106)，包括数据甄别模块(601)、链路速率提取模块(602)和链路 速率上报成帧模块(603)；其中共享缓存模块(105)出端口 2与数据甄别模块(601)的入 端口 1连接，对具有链路速率信息的数据帧进行甄别；数据甄别模块(601)的出端口 2与链 路速率提取模块(602)的入端口 1连接，进行链路速率提取；链路速率提取模块(602)的出 端口 2与链路速率上报成帧模块(603)的入端口 1连接，对需上报的速率数据按要求进行 以太网成帧；链路速率上报成帧模块(603)的出端口 2与链路侧MII接口单元(101)入端 口 2连接，完成链路速率汇报处理。
4.根据权利要求1或3所述的大容量速率自适应及抗误码无线装置，其特征在于所 述的差错控制协议通路(107)，包括检错单元(701)、滑动窗口协议单元(702)和重传单元 (703)；其中链路侧MII接口单元(101)出入端口 3与重传单元(703)的出入端口 2连接，进 行在需数据重传的情况下进行数据重传；重传单元(703)的出入端口 1与滑动窗口协议单 元(702)的出入端口 2连接，进行重传数据的滑动窗口协议处理；滑动窗口协议单元(702) 的出入端口 1与检错单元(701)的出入端口 2连接，将检错结果与滑动窗口协议单元(702) 通信；检错单元(701)的出入端1与交换侧MII接口单元(104)的出入端口 3连接，完成差 错协议控制的处理。
全文摘要
本发明公开了一种大容量速率自适应及抗误码无线装置，涉及通信领域中的基于无线信道传播的速率自适应及抗误码设备。它由MII接口单元、共享缓存、优先级管理模块、链路速率汇报模块、差错控制协议通路等部件组成。实现速率自适应调整功能、差错控制功能。本发明具有集成度高、体积小、通用性和扩展性好、安全性高、价格低廉、维修方便、便于研制开发应用、对多种业务统一调度管理、能够保证多种业务的不同服务质量要求等特点。特别适用于大容量无线通信网络中完成速率自适应及抗误码的处理设备。
文档编号H04L1/00GK101908945SQ201010234409
公开日2010年12月8日 申请日期2010年7月23日 优先权日2010年7月23日
发明者刘中友, 刘永恩, 李吉良, 王俊芳, 陈剑波 申请人:中国电子科技集团公司第五十四研究所