固态成像器件和照相机系统的制作方法

专利名称：固态成像器件和照相机系统的制作方法
技术领域：
本发明涉及固态成像器件和照相机系统。
背景技术：
CMOS (互补半导体金属氧化物半导体)图像传感器(CIQ具有可以关于CXD (电荷 耦合器件)图像传感器相对随意地设置读取地址的特征。例如，广泛使用了具有同时读取多个像素信号的“相加(addition) ”、在跳跃行和 列的同时间歇性地读取像素信号的“稀疏(thirming-out) ”、代替读取传感器的所有像素而 仅仅从部分像素读取信号的“剪裁(cut-out)，，功能的传感器。“相加”、“稀疏”和“剪裁”偶尔同时进行。因为在具有“相加”、“稀疏”和“剪裁”功能的传感器中读取和快门操作被搞复杂 了，所以在很多情况下将解码器代替移位寄存器用于行选择。在图像传感器，已知被称为“浮散(blooming) ”的现象，在这种现象下，信号电荷从 饱和光电二极管(以下称为PD)流向邻近PD，并且信号量变化。特别在“稀疏”模式下，除非累积在未被读取的像素中的电荷被适当地清除掉，否 则出现浮散，从而降低图像质量。针对上述现象，提出了通过释放从未被读取的像素清除电荷的快门(浮散阻止快 门)来抑制浮散的方法(参考JP-A-2008-193618(专利文献1))。在这种方法中，在运行“稀疏”的同时释放了浮散阻止快门的情况下以及在运行 “相加”的情况下，同时选择多个行。图1是示出在“相加”两行并且“稀疏”一半行时、读取和快门行的地址的示例的 视图。在时刻“t5”，同时选择行地址“n+9”和“η+ll”并相加以便读取。行地址“n+17”和“n+19”是用于正在读取帧的快门，行地址“η”和“η+2”是下一 帧的快门，而行地址“η+21 ”、"η+23，，以及“η+4”和“η+6，，是浮散阻止快门。为了像上述示例那样选择多个行，提出了在各行配备地址锁存器的行选择电路 (参考 JP-A-2008-288903 (专利文献 2))。图2是示出行选择电路和行选择定时控制电路的配置的电路图。图3是示出图2的电路的定时图的视图。图2的电路1被配置成包括锁存器电路2和行选择电路3。锁存器电路2每一行包括两个SR锁存器LTC1、LTC2。行选择电路3包括对应于每行的SR锁存器LTC1、LTC2的输出的2_输入AND门 AG1-AG5以及进行它们的OR运算的2-输入OR门0G1、0G2。在这种配置中，通过仅仅设置要被选择的行的锁存器来实现选择任意多个行的功 能。

发明内容
然而，当在上述配置中需要逐个在要被选择的行的锁存器中写入“1”时，在同时选 择了很多行时，存在针对锁存器的写入时间会很长的缺点。因此，希望提供能够在短时间同时选择多个行的固态成像器件和照相机系统。根据本发明的一个实施例，提供一种固态成像器件，其包括像素单元，其中将每 个都具有将光信号转换为电信号并且根据曝光时间累积电信号的光电转换元件的多个像 素安排成矩阵状态；多条控制线，用于驱动地控制像素；以及像素驱动单元，用于通过控制 线控制像素的操作，以便进行像素单元的电子快门操作以及读取，其中像素驱动单元具有 根据地址信号输出从其中读取信号的读取行以及从其中清除并重置累积在光电转换元件 中的电荷的快门行的行地址的读取行选择信号和快门行选择信号的功能块，以及通过指定 最低地址信号和最高地址信号来选择多个连续行的功能块。根据本发明的另一实施例，提供一种照相机系统，其包括固态成像器件、将被摄体 图像聚焦在固态成像器件上的光学系统以及处理固态成像器件的输出图像信号的信号处 理电路，其中该固态成像器件具有像素单元，其中将每个都具有将光信号转换为电信号并 且根据曝光时间累积电信号的光电转换元件的多个像素安排成矩阵状态；多条控制线，用 于驱动地控制像素；以及像素驱动单元，用于通过控制线控制像素的操作，以便进行像素单 元的电子快门操作以及读取，其中像素驱动单元具有根据地址信号输出从其中读取信号的 读取行以及从其中清除并重置累积在光电转换元件中的电荷的快门行的行地址的读取行 选择信号和快门行选择信号的功能块，以及通过指定最低地址信号和最高地址信号来选择 多个连续行的功能块。根据本发明的实施例，可以短时间同时选择多个行。


图1是示出在“相加”两行并且“稀疏”一半行时、读取和快门行的地址的示例的 视图；图2是示出行选择电路和行选择定时控制电路的配置的电路图；图3是示出图2的电路的定时图的视图；图4是示出根据本发明的第一实施例的CMOS图像传感器(固态成像器件)的配 置示例的电路图；图5是示出根据该实施例的像素电路的示例的电路图；图6是示出通用Bayer排列的视图；图7是根据该实施例的像素信号的读取和快门的说明视图；图8是示出根据第一实施例的行选择电路的配置示例的电路图；图9是示出根据该实施例的定时控制电路的配置示例的电路图；图10是示出根据第一实施例的行选择电路的定时图的视图；图11是示出根据本发明的第二实施例的CMOS图像传感器的配置示例的电路图；图12是示出根据第二实施例的行选择电路的配置示例的电路图；图13是示出根据第二实施例的行选择电路的定时图的视图；图14是示出根据本发明的第三实施例的CMOS图像传感器的配置示例的视图15是示出根据第三实施例的行选择电路的配置示例的电路图；图16是示出根据第三实施例的行选择电路的定时图的视图；以及图17是示出根据本发明的第四实施例的、应用了固态成像器件的照相机系统的 配置示例的视图。
具体实施例方式以下将参考

本发明的实施例。1.第一实施例(CMOS图像传感器(固态成像器件)的第一配置示例)2.第二实施例(CMOS图像传感器(固态成像器件)的第二配置示例)3.第三实施例(CMOS图像传感器(固态成像器件)的第三配置示例)4.第四实施例(照相机系统的配置示例)<1.第一实施例>图4是示出根据本发明的第一实施例的CMOS图像传感器(固态成像器件)的配 置示例的电路图。CMOS图像传感器100包括像素阵列单元110、地址解码器120、行选择电路130和 定时控制电路140、传感器控制器150和读取电路(AFE) 160。地址解码器120、行选择电路130、定时控制电路140和传感器控制器150形成像素驱动单元。在像素阵列单元110中，将多个像素电路安排成M行XN列的二维状态(矩阵状 态)。图5是示出根据该实施例的像素电路的示例的电路图。像素电路110A包括由例如光电二极管(PD)构成的光电转换元件(在以下描述中 也将其简称为PD)。每一个光电转换元件PD分别具有转移晶体管TRG-Tr、重置晶体管RST_Tr、放大器 晶体管AMP-Tr和选择晶体管SEL-Tr。光电转换元件PD产生与入射光量对应的信号电荷(在这种情况下是电子)量，并 累积这些信号电荷。以下，将说明信号电荷是电子且各个晶体管是η型晶体管的情况，然而，信号电荷 可以是空穴，并且各个晶体管可以是P型晶体管。该实施例在各个晶体管在多个光电转换元件之间共享的情况下以及在应用不具 有选择晶体管的三-晶体管(3Tr)像素的情况下，也可能是有效的。转移晶体管TRG-Tr被连接在光电转换元件PD与FD (浮置扩散)之间，其通过控 制线TRG被控制。转移晶体管TRG-Tr在控制线TRG处于高电平(H)的时段期间被选择，并处于导通 状态，其将在光电转换元件PD中光电转换来的电子转移到FD。重置晶体管RST-Tr被连接在电源线VRst与FD之间，其通过控制线RST被控制。重置晶体管RST-Tr在控制线RST处于高电平(H)的时段期间被选择，并处于导通 状态，其将FD重置到电源线VRst的电位。放大器晶体管AMP-Tr和选择晶体管SEL-Tr串联地连接在电源线VDD和输出信号线VSL之间。FD被连接到放大器晶体管AMP-Tr的栅极，而选择晶体管SEL-Tr通过控制线SEL 被控制。选择晶体管SEL-Tr在控制线SEL处于高电平(H)的时段期间被选择，并处于导通 状态。于是，放大器晶体管AMP-Ti 将与FD的电位对应的信号VSL输出到输出信号线LSGN。因为在像素阵列单元110中安排了 M行XN列像素电路110A，因此分别存在M条 控制线SEL、RST、TRG,并且存在N条输出信号线LSGN用于信号VSL。地址解码器120解码来自传感器控制器150的行地址信号RADDR并选择特定行。行选择电路130输出根据来自地址解码器120的地址信号ADDR从其中读取信号 的读取行以及从其中清除并重置累积在光电转换元件PD中的电荷的快门行的行地址的行 选择信号RLSEL、SLSEL0根据该实施例，关于行选择电路130指定最低地址R_ADDR_L_DEC、S_ADDR1_L_ DEC、S_ADDR2_L_DEC 以及最高地址 R_ADDR_H、S_ADDR1_H、S_ADDR2_H,从而通过行选择电路 130选择多个连续行。定时控制电路140根据来自传感器控制器150的选择定时控制信号以及来自行选 择电路130的行选择信号RLSEL、SLSEL，控制处于H电平的各自都是M条像素选择线的控 制线SEL、RST、TRG的一部分或全部。选择定时控制信号包括信号RSEL、RRST, SRST, RTR和STR。传感器控制器150以适当的定时控制定时控制电路140、地址解码器120和读取电 路(AFE)160。读取电路(AFE) 160根据来自传感器控制器150的控制信号读取在输出信号线 LSGN上输出的信号VSL，并将该信号输出到外部。读取电路160进行关于通过输出信号线LSGN从由行选择电路130的驱动而选择 的读取行的各个像素电路IlOA输出的信号VSL的给定处理，并且例如在信号处理之后临时存储像素信号。读取电路160可以应用例如包括采样和保持通过输出信号线LSGN输出的信号的 采样和保持电路的电路配置。此外，读取电路160可以应用包括采样和保持电路以及去除像素特有的固定模式 噪声(诸如重置噪声和CDS(相关双采样)处理引起的放大器晶体管的阈值变动)的功能 的电路配置。而且，读取电路160可以应用包括模/数(AD)转换功能的配置，以使信号电平是数字信号。在该实施例中，滤色器可以具有关于一行至几行的规则排列。以下，作为一个例子，说明图6中所示的通用Bayer排列。在Bayer排列中，以循环的方式交替地排列相同色彩的像素。例如，当R/Gr像素 被安排在第0行时，也将R/Gr像素安排在第“2η” ( “η”是任意整数)行。当顺序选择多个行来读取“相加”像素并进行快门操作时，将选择相同色彩的多个 连续像素。此外，例如，如专利文献1所述，通过在进行快门操作时增加关于邻近相同色彩像素的浮散阻止快门，可以抑制浮散的产生。于是，希望在相同色彩的像素被交替地安排成Bayer排列的情况下，成对行地同 时选择多个行。图7是根据该实施例的像素信号的读取和快门的说明视图。图7示出了同时相加并读取两个像素的“二 -像素相加”的情况。该附图还示出了稀疏一半像素的“1/2稀疏”的情况。在图7中，水平轴指示时间，而垂直轴指示像素阵列的行地址。时间的单位是水平 轴驱动时段(H)。在该附图中，用白点所示的行表示读取行RDR，用黑点所示的行表示下一帧的快门 行NFSTR，而用带阴影的点所示的行表示正在读取期间的快门行RFSTR，示出在图7中的操 作将分别进行。例如，在时刻“t5”，同时选择行地址“n+9”和“η+ll”作为读取行RDR，并将它们相加以便读取。在行地址“n+17 ”、“n+19 ”、“η+21”、“η+23 ”、“η ”、“η+2 ”、“η+4 ” 和 “η+6 ” 处进行快门操作。行地址“η+17”和“η+19”是关于正在读取期间的帧的快门，而行地址“η”、“η+2” 是关于下一帧的快门。
行地址“η+21 ”、“η+23”和“η+4”、“η+6”是关于稀疏了的行的浮散阻止快门。根据该实施例的地址解码器120，行选择电路130和定时控制电路140的更具体的 配置和功能将被说明如下。将六个系统的行地址信号R_ADDR_L、R_ADDR_H、S_ADDR1_L、S_ADDR1_H、S_ADDR2_ L和S_ADDR2_H从传感器控制器150输入到根据该实施例的地址解码器120。R_ADDR_L指示读取行的最低地址信号，而R_ADDR_H指示读取行的最高地址信号。S_ADDR1_L指示正在读取期间的帧的快门行的最低地址信号，而S_ADDR1_H指示 正在读取期间的帧的快门行的最高地址信号。S_ADDR2_L指示下一帧的快门行的最低地址信号，而S_ADDR2_H指示下一帧的快 门行的最高地址信号。地址解码器120解码这些地址信号，并输出与各个行对应的行-地址解码信号。地址解码器120解码读取行的最低地址信号R_ADDR_L并将读取行的最低地址解 码信号R_ADDR_L_DEC输出到行选择电路130。地址解码器120解码读取行的最高地址信号R_ADDR_H并将读取行的最高地址解 码信号R_ADDR_H_DEC输出到行选择电路130。地址解码器120解码正在读取期间的帧的快门行的最低地址信号S_ADDR1_L并将 正在读取期间的帧的快门行的最低地址解码信号S_ADDR1_L_DEC输出到行选择电路130。地址解码器120解码正在读取期间的帧的快门行的最高地址信号S_ADDR1_H并将 正在读取期间的帧的快门行的最高地址解码信号S_ADDR1_H_DEC输出到行选择电路130。地址解码器120解码下一帧的快门行的最低地址信号S_ADDR2_L并将下一帧的快 门行的最低地址解码信号S_ADDR2_L_DEC输出到行选择电路130。地址解码器120解码下一帧的快门行的最高地址信号3_々001 2_!1并将下一帧的快门行的最高地址解码信号S_ADDR2_H_DEC输出到行选择电路130。分别提供M 个地址解码信号 R_ADDR_L_DEC、R_ADDR_H_DEC、S_ADDR1_L_DEC、S_ ADDR1_H_DEC、S_ADDR2_L_DEC 和 S_ADDR2_H_DEC。例如，在M为2048而R_ADDR_L为11' h010的情况下，仅仅在地址解码信号R_ ADDR_L_DEC<0> 至 R_ADDR_L_DEC<M_1> 中选择 R_ADDR_L_DEC<16> 并使为 H，而其他将是 L。行选择电路130根据通过解码来自地址解码器120的行地址信号获得的地址解码 信号，选择M个读取行选择信号RLSEL和M个快门行选择信号SLSEL中的任意个或全部。解码地址信号包括上述地址信号R_ADDR_L_DEC、R_ADDR_H_DEC、S_ADDR1_L_DEC、 S_ADDR1_H_DEC、S_ADDR2_L_DEC 和 S_ADDR2_H_DEC。根据该实施例的行选择电路130成对行地选择从用读取行的最低地址解码信号 R_ADDR_L_DEC指定的行到用读取行的最高地址解码信号R_ADDR_H_DEC指定的行中的各 行。类似地，行选择电路130成对行地选择以后行。首先，行选择电路130选择从用正在读取帧的快门行的最低地址解码信号5_ ADDR1_L_DEC指定的行到用正在读取帧的快门行的最高地址解码信号S_ADDR1_H_DEC指定 的行中的各行。其次，行选择电路130选择从用下一帧的快门行的最低地址解码信号S_ADDR2_L_ DEC指定的行到用下一帧的快门行的最高地址解码信号S_ADDR2_H_DEC指定的行中的各行。以上行是成对行地进行选择的。例如，当地址解码信号R_ADDR_L_DEC<n>和R_ADDR_H_DEC<n+6>为H时，在读取行 选择信号中，只有 RLSEL<n>、RLSEL<n+2>、RLSEL<n+4> 和 RLSEL<n+6> 被选择为 H。图8是示出根据该实施例的行选择电路的配置示例的电路图。图8仅仅示出了在像素阵列单元110选择第“η”至第“n+2”行的部分。行选择电路130包括相当于像素阵列单元110的行数(M个)的行单元LU。在该 实施例中，成对行地同时选择多个行的功能通过成对行地连接行单元LU来实现。行单元LU<n>包括2-输入OR门OGll至0G14、二-输入AND门AGll、AG12和反 相器 IVlU IV12。其他行单元LU<n+l>、LU<n+2>.......也具有与行单元LU<n>相同的配置。OR门OGll的第一输出端被连接到读取行的最低地址解码信号R_ADDR_L_DEC<n> 的供应线。OR门OGll的第二输出端被连接到作为行单元LU<n>之前两行的级的行单元 LU<n-2>的AND门AGll的进位信号RL_C<n_2>的供应线。OR门OGll的输出端被连接到AND门AGll的第一输入端，并从OR门OGll的输出 端输出读取行选择信号RLSEL<n>。AND门AGll的第二输入端被连接到反相器IVll的输出端，而反相器IVll的输入 端被连接到最高地址解码信号R_ADDR_H_DEC<n>的供应线。AND门AGll的输出端被连接到作为行单元LU<n>之后两行的级的行单元LU<n+2> 的OR门OGll的第二输入端，作为到邻近行的进位信号RL_C<n>的供应线。
OR门0G12的第一输入端被连接到正在读取帧的快门行的最低地址解码信号S_ ADDRl_L_DEC<n> 的供应线。OR门0G12的第二输入端被连接到下一帧的快门行的最低地址解码信号S_ADDR2_ L_DEC<n>的供应线。OR门0G12的输出端被连接到OR门0G14的第一输入端。OR门0G14的第二输入端被连接到作为行单元LU<n>之前两行的级的行单元 LU<n-2>的AND门AG12的进位信号SL_C<n_2>的供应线。OR门0G14的输出端被连接到AND门AG12的第一输入端，并从OR门0G14的输出 端输出快门行选择信号SLSEL<n>。OR门0G13的第一输入端被连接到正在读取帧的快门行的最高地址解码信号S_ ADDRl_H_DEC<n>。OR门0G13的第二输入端被连接到下一帧的快门行的最高地址解码信号S_ADDR2_ H_DEC<n>。OR门0G13的输出端被连接到反相器IV12的输入端，而反相器IV12的输出端被连 接到AND门AG12的第二输入端。AND门AG12的输出端被连接到作为行单元LU<n>之后两行的级的行单元LU<n+2> 的OR门0G14的第二输入端，作为到邻近行的进位信号SL_C<n>的供应线。在具有上述配置的行选择电路130中，将来自地址解码器120的地址解码信号R_ ADDR_L_DEC<n>、R_ADDR_H_DEC<n> 输入到第"η，，行的行单元 LU<n>。将来自地址解码器120的地址解码信号S_ADDRl_L_DEC<n>、S_ADDRl_H_DEC<n>、 S_ADDR2_L_DEC<n> 和 S_ADDR2_H_DEC<n> 输入到第 “η” 行的行单元 LU<n>。将来自邻近行的进位信号RL_C<n-2>和SL_C<n-2>输入到第“η ”行的行单元 LU<n>。然后，第“η”行的行单元LU<n>输出行选择信号RLSEL<n>、SLSEL<n>和到邻近行 的进位信号 RL_C<n>、SL_C<n>。行单元LU<n>使读取行选择信号RLSEl<n>为H，并当读取行的最低地址解码信号 R_ADDR_L_DEC<n>为H时或者当读取行的进位信号RL_C<n-2>为H时选择该信号。此外，读取行单元LU<n>当读取行选择信号RLSEl<n>为H并且读取行的最高地址 解码信号R_ADDR_H_DEC<n>处于低电平(L)时，使到邻近行的进位信号RL_C<n>为H。于是，也使第“n+2”行的读取行选择信号RLSEL<n+2>为H并被选择。另一方面，在读取行的最高地址解码信号R_ADDR_H_DEC<n>为H的情况下，即使当 读取行选择信号RLSEL<n>为H，进位信号RL_C<n>也为L。结果，使第“n+2”行的读取行选 择信号RLSEL<n+2>为L，并且不被选择。行单元LU<n>还使快门行选择信号SLSEL<n>为H，并且当满足下列两种状态之一 时选择该信号。第一，当正在读取帧的快门行的最低地址解码信号S_ADDRl_L_DEC<n>或下一 帧的快门行的最低地址解码信号S_ADDR2_L_DEC<n>为H时，选择了快门行选择信号 SLSEL<n>。第二，当快门行的进位信号SL_C<n-2>为H时，选择了快门行选择信号SLSEL<n>。
如上所述，行单元LU<n>使快门行选择信号SLSEL<n>为H，并且在满足以上两种状 态中的任何一个的情况下选择该信号。当满足下列两种状态时，行单元LU<n>使到邻近行的进位信号SL_C<n>为H。第一，当快门行选择信号SLSEL<n>为H时，使进位信号SL_C<n>为H。第二，当正在读取帧的快门行的最高地址解码信号S_ADDRl_H_DEC<n>或下一帧 的快门行的最高地址解码信号为L时，使进位信号SL_C<n>为H。如上所述，当满足以上两种状态时，行单元LU<n>使到邻近行的进位信号SL_C<n> 为H。于是，使第“n+2”行的快门行选择信号SLSEL<n+2>为H并被选择。另一方面，当正在读取帧的快门行的最高地址解码信号S_ADDRl_H_DEC<n>或下 一帧的快门行的最高地址解码信号S_ADDR2_H_DEC<n>为H时，出现以下情况。S卩，在以上情况下，即使当读取行选择信号RLSEL<n>为H时，因为到邻近行的进位 信号RL_C<n>为L，行单元LU<n>也使第“n+2”行的读取行选择信号RLSEL<n+2>为L，并且 不选择该信号。定时控制电路140接收来自传感器控制器150的选择定时控制信号以及来自行选 择电路130的行选择信号，并输出控制线SEL、RST和TRG的驱动信号。图9是示出根据该实施例的定时控制电路的配置示例的电路图。图9仅仅示出像素阵列单元110的第“η”行被选择的部分。在该实施例中，信号电平为Η(高电平)的情况被认为是有效的(active)，而信号 电平为L(低电平)的情况被认为是无效的(inactive)。图9的定时控制电路140包括二 -输入AND门AG21至AG25和二 -输入OR门 0G21、0G22。AND门AG21的第一输入端被连接到选择定时控制信号RSEL的供应线而第二输入 端被连接到读取行选择信号RLSEL<n>的供应线。AND门AG21的输出端被连接到控制线SEL<n>。S卩，AND门AG21的输出信号被输 出到控制线SEL<n>，作为选择驱动信号。AND门AG22的第一输入端被连接到选择定时控制信号RRST的供应线而第二输入 端通过行选择电路130被连接到读取行选择信号RLSEL<n>的供应线。AND门AG22的输出端被连接到OR门0G21的第一输入端。AND门AG23的第一输入端被连接到选择定时控制信号SRST的供应线而第二输入 端通过行选择电路130被连接到快门行选择信号SLSEL<n>的供应线。AND门AG23的输出端被连接到OR门0G21的第二输入端。OR门0G21的输出端被连接到控制线RST<n>。即，将OR门0G21的输出信号输出 到控制线RST<n>，作为重置驱动信号。AND门AGM的第一输入端被连接到选择定时控制信号RTR的供应线，而第二输入 端通过行选择电路130被连接到读取行选择信号RLSEL<n>的供应线。AND门AGM的输出端被连接到OR门0G22的第一输入端。AND门AG25的第一输入端被连接到选择定时控制信号STR的供应线而第二输入端 通过行选择电路130被连接到快门行选择信号SLSEL<n>的供应线。
AND门AG25的输出端被连接到OR门0G22的第二输入端。OR门0G22的输出端被连接到控制线TRG<n>。S卩，将OR门0G22的输出信号输出 到控制线TRG<n>，作为转移驱动信号。将选择定时控制信号RSEL、RRST, SRST, RTR和STR从传感器控制器150供应到定 时控制电路140。选择定时控制信号RSEL控制使读取行的控制线SEL为H的时段。选择定时控制信号RRST控制使读取行的控制线RST为H的时段。选择定时控制信号SRST控制使快门行的控制线RST为H的时段。选择定时控制信号RTR控制使读取行的控制线TRG为H的时段。选择定时控制信号STR控制使快门行的控制线TRG为H的时段。当使读取行选择信号RLSEL<n>和选择定时控制信号RSEL均为H时，定时控制电 路140使控制线SEL<n>为H。当使读取行选择信号RLSEL<n>和选择定时控制信号RRST均为H时，或者当使快 门行选择信号SLSEL<n>和选择定时控制信号SRST均为H时，定时控制电路140使控制线 RST<n> 为 H。类似地，当使读取行选择信号RLSEL<n>和选择定时控制信号RTR均为H时，或者 当使快门行选择信号SLSEL<n>和选择定时控制信号STR均为H时，定时控制电路140使控 制线TRG<n>为H。图10是示出根据第一实施例的行选择电路的定时图的视图。图10是图7的时间(时段)t5上的定时图的示例。在图10的示例中，固定来自传感器控制器的地址信号R_ADDR_L、R_ADDR_H、S_ ADDR1_L、S_ADDR1_H、S_ADDR2_L 和 S_ADDR2_H。行选择电路130使与地址信号的行对应的读取行选择信号RLSEL和快门行选择信 号 SLSEL 为 H。当将来自传感器控制器150的选择定时控制信号RSEL、RRST、SRST、RTR和STR输 入到定时控制电路140时，适当选择各条控制线SEL、RST和TRG。在图10的示例中，在重置电平读取时段期间释放快门，然而，可以在时段t5期间 的任何定时上释放快门。以上已经说明了将正在读取帧的读取行和快门行或下一帧的读取行和快门行的 地址作为不同信号提供的情况。在这样的配置中，可以同时进行读取、正在读取帧的快门和下一帧的快门的操作。相反，也可以通过根据时间分离这些操作来共同使用地址信号。例如，当不同时进行读取操作和快门操作时，即，当进行驱动以便在RSEL、RRST或 RTR为H的时段期间不使选择定时控制信号SRST和STR为H时，可以实现以下内容。S卩，使正在读取帧的读取行和快门行或下一帧的快门行的地址为公用信号。类似地，也可以通过分离正在读取帧与下一帧之间的快门定时来使正在读取帧和 下一帧的快门地址为公用。<2.第二实施例〉图11是示出根据第二实施例的CMOS图像传感器(固态成像器件)的配置示例的电路图。根据第二实施例的CMOS图像传感器100A包括像素阵列单元110、地址解码器120 和用于以与第一实施例相同的方式选择像素的行选择电路130A。CMOS图像传感器100A还包括定时控制电路140、传感器控制器150A和读取电路 (AFE)160。根据第二实施例的像素阵列单元110和像素电路IlOA的配置可以以与第一实施 例相同的方式应用图5的配置。根据第二实施例的地址解码器120解码来自传感器控制器150A的地址信号ADDR， 并选择特定行。根据第二实施例的行选择电路130A根据锁存器设置信号LSET和重置信号 LATCHRST和来自地址解码器120的地址信号，记录读取行和快门行的行地址。定时控制电路140根据来自传感器控制器150A的选择定时信号以及记录在行选 择电路130A的行地址，使各个M条控制线SEL、RST和TRG的全部或部分为H。根据该实施例的传感器控制器150A以恰当的定时控制行选择电路130A、地址解 码器120和读取电路(AFE) 160。根据该实施例的读取电路(AFE) 160根据来自传感器控制器150A的控制信号读取 输出到输出信号线LSGN的信号VSL，并将该信号输出到外部。滤色器以与第一实施例相同的方式，具有关于一行到几行的规则排列。以下将说明在图6中所示的Bayer排列的情况。将地址信号ADDR从传感器控制器150A输入到根据第二实施例的地址解码器120。地址解码器120解码地址信号ADDR并输出各个行的地址解码信号ADDR_DEC。提 供M个地址解码信号ADDR_DEC。例如，当M为2048而ADDR为11 ‘ h010时，在地址解码信号中只使ADDR_DEC<16> 为H，而使其他地址解码信号为L。图12是示出根据第二实施例的行选择电路的配置示例的电路图。图12仅仅示出在像素阵列单元110中选择第“η”至第“n+2”行的部分。图12的行选择电路130A包括二 -输入OR门0G31至OGiM、二 -输入AND门AG31 至AG36、反相器IV31和锁存器LTC31至LTC33。锁存器LTC31用作读取锁存器RL，锁存器LTC32用作快门锁存器SL1，而锁存器 LTC33用作快门锁存器SL2。OR门0G31的第一输入端通过地址解码器120被连接到地址解码信号ADDR_ DEC<n>的供应线。OR门0G31的第二输入端被连接到作为行单元LU<n>A之前两行的级的行单元 LU<n-2>A的AND门AG34的进位信号RL_C<n_2>的供应线。OR门0G31的输出端被连接到AND门AG31的第一输入端。OR门0G32的第一输入端通过地址解码器120被连接到地址解码信号ADDR_ DEC<n>的供应线。OR门0G32的第二输入端被连接到作为行单元LU<n>A之前两行的级的行单元 LU<n-2>A的AND门AG35的进位信号SLl_C<n_2>的供应线。
OR门0G32的输出端被连接到AND门AG32的第一输入端。OR门0G33的第一输入端通过地址解码器120被连接到地址解码信号ADDR_ DEC<n>的供应线。OR门0G33的第二输入端被连接到作为行单元LU<n>A之前两行的级的行单元 LU<n-2>A的AND门AG36的进位信号SL2_C<n_2>的供应线。OR门0G33的输出端被连接到AND门AG33的第一输入端。AND门AG31的第二输入端被连接到读取锁存器设置信号RLSET的供应线，而输出 端被连接到锁存器LTC31设置端S。AND门AG32的第二输入端被连接到快门锁存器设置信号SLSETl的供应线，而输出 端被连接到锁存器LTC32的设置端S。AND门AG33的第二输入端被连接到快门锁存器设置信号SLSET2的供应线，而输出 端被连接到锁存器LTC33的设置端S。反相器IV31的输入端被连接到地址解码信号ADDR_DEC<n>的供应线，而输出端公 共地被连接到AND门AG34至AG36的第一输入端。锁存器LTC31至LTC33的重置端R公共地连接到锁存器重置信号LATCHRST的供 应线。锁存器LTC31的输出端Q被连接到AND门AG34的第二输入端，并将读取行选择信 号RLSEL<n>从锁存器LTC31的输出端输出。锁存器LTC32的输出端Q被连接到OR门0G34的第一输入端和AND门AG35的第二输入端。锁存器LTC33的输出端Q被连接到OR门0G34的第二输入端和AND门AG36的第二输入端。然后，将快门行选择信号SLSEL<n>从OR门0G34的输出端输出。AND门AG34的输出端被连接到作为行单元LU<n>A之后两行的级的行单元 LU<n+2>A的OR门0G31第二输入端，作为到邻近行的进位信号RL_C<n>的供应线。AND门AG35的输出端被连接到作为行单元LU<n>A之后两行的级的行单元 LU<n+2>A的OR门0G32第二输入端，作为到邻近行的进位信号SLl_C<n>的供应线。AND门AG36的输出端被连接到作为行单元LU<n>A之后两行的级的行单元 LU<n+2>A的OR门0G33第二输入端，作为到邻近行的进位信号SL2_C<n>的供应线。将锁存器重置信号LATCHRST、读取锁存器设置信号RLSET和快门锁存器设置信号 SLSETl、SLSET2从传感器控制器150A输入到具有以上配置的行选择电路130A。
而且，从地址解码器120输入地址解码信号ADDR_DEC。行选择电路130A还将读取行选择信号RLSEL和快门行选择信号SLSEL输出到定 时控制电路140。行选择电路130A包括相当于像素阵列单元110的行数(M个)的行单元LU。安排在第“η”行中的行单元LU<n>A包括读取锁存器RL<n>，其指示第“η”行是 否作为读取行处于被选状态；以及快门锁存器SLl<n>、SL2<n>，指示第“η”行是否作为快门 行处于被选状态。在图12的示例中，由SR锁存器构成读取锁存器RL和快门锁存器SL1、SL2。
行选择电路130A可以通过包括快门锁存器(SLl、SU)的两个系统，来记录两个帧 的快门地址。将来自地址解码器120的地址解码信号ADDR_DEC<c>，来自邻近行的进位信号RL_ C<n-2>、SLl_C<n-2> 和 SL2_C<n_2> 输入到第 “η” 行的行单元 LU<n>A。行单元LU<n>A输出行选择信号RLSEL<n>、SLSEL<n>和到邻近行的进位信号RL_ C<n>、SLl_C<n> 和 SL2_C<n>。将锁存器重置信号LATCHRST、读取锁存器设置信号RLSET和快门锁存器设置信号 SLSETl、SLSET2供应到所有行单元LU。快门锁存器SLl<n>输出行选择信号SLSELl<n>，而快门锁存器SLl<n>输出行选择 信号 SLSEL2<n>。当行选择信号SLSELl<n>或SLSEL2<n>为H时，使快门行选择信号SLSEL<n>为H。当使锁存器重置信号LATCHRST为H时，重置行选择电路中的所有读取锁存器RL 和快门锁存器SL1、SL2，并且使所有行处于未被选状态。当读取锁存器设置信号RLSET为H以及地址解码信号ADDR_DEC<n>或进位信号 RL_C<n-2>为H时，设置读取锁存器RL<n>，输出处于H电平的读取行选择信号RLSEL<n>。当读取行选择信号RLSEL<n>为H以及地址解码信号ADDR_DEC<n>为L时，读取锁 存器RL<n>输出到邻近行的进位信号RL_C<n>。当快门锁存器设置信号SLSET1为H以及地址解码信号ADDR_DEC<c>或进位 信号SLl_C<n-2>为H时，设置快门锁存器SLl<n>，输出处于H电平的快门行选择信号 SLSELl<n>ο当快门行选择信号SLSELl<n>为H以及地址解码信号ADDR_DEC<n>为L时，快门 锁存器SLl<n>输出处于H电平的、到邻近行的进位信号SLl_C<n>。当快门锁存器设置信号SLSET2为H以及地址解码信号ADDR_DEC<n>或进位 信号SL2_C<n-2>为H时，设置快门锁存器SL2<n>，输出处于H电平的快门行选择信号 SLSEL2<n>。当快门行选择信号SLSEL2<n>为H以及地址解码信号ADDR_DEC<n>为L时，快门 锁存器SL2<n>输出处于H电平的进位信号SLl_C<n>。如上所述，成对行地连接进位信号，从而容易成对行地选择多个连续像素。例如，当设置想要选择的行的读取锁存器RL时，首先使锁存器重置信号LATCHRST 为H，以重置所有读取锁存器RL。在这种状态下，将最低地址(ADDR_L)输出到地址信号ADDR，以使读取锁存器设置 信号RLSET为H，来设置最低地址的读取锁存器RL<ADDR_L>。接下来，将最高地址(ADDR_H)输出到地址信号ADDR，以使读取锁存器设置信号 RLSET 为 H。于是，设置了从最低地址到最高地址的读取锁存器RL<ADDR_L>、RL<ADDR_ L+2>、.......RL<ADDR_H-2>、RL<ADDR_H>。当成对行地设置多个行时，需要ADDR_H等于ADDR_L+aii(m为任意整数)。类似地，当设置快门锁存器SLl或SL2时，可以首先通过设置最低地址来成对行地 设置从最低地址到最高地址的快门锁存器SLl或SL2，然后顺序设置最高地址。
根据第二实施例的定时控制电路可以以与第一实施例相同的方式应用图9的配置。图13是示出根据第二实施例的行选择电路的定时图的视图。图13是图7的时间(时段)“t5”上的定时图的示例。第一，传感器控制器150A使锁存器重置信号LATCHRST为H以重置行选择电路 130A中的所有读取锁存器RL和快门锁存器SL1、SL2。接下来，在行选择电路130A中设置正在读取帧的读取地址、快门地址以及下一帧 的快门地址。在图7的时段“t5”中，第“n+9”行和第“η+ll”行被选择为读取行。当写入读取 地址时，首先将“n+9”输出到地址信号ADDR以使RLSET为H，并设置RL<n+9>。接下来，将“η+ll”输出到地址信号ADDR以使RLSET为H，并设置RL<n+ll>。在时段“t5”中，将“n+17”至“n+23”选择为正在读取帧的快门地址。当写入正在读取帧的快门地址时，首先将“n+17”输出到地址信号ADDR以使 SLSETl 为 H,并设置 SL<n+17>。接下来，将“n+23”输出到地址信号ADDR以使SLSETl为H，并设置SL<n+19>、 SL<n+21> 和 SL<n+23>。而且，在时段“t5”中，将“η”至“n+6”选择为下一帧的快门地址。当写入下一快 门地址时，首先将“η”输出到地址信号ADDR以使快门锁存器设置信号SLSET2为H，并设置 快门锁存器SL<n>。接下来，将“n+6”输出到地址信号ADDR以使快门锁存器设置信号SLSET2为H，并 设置快门锁存器SL<n+2>、SL<n+4>和SL<n+6>。在设置了读取地址之后，适当地使选择定时控制信号RSEL、RRST和RTR为H，从而 进行读取操作。在设置了快门地址之后，适当地使选择定时控制信号SRST、STR为H，从而进行快 门操作。在图13的示例中，在快门锁存器SLl中设置正在读取帧的快门地址，而在快门锁 存器SL2中设置下一帧的快门地址，然而，也可以反过来应用。在图13的示例中，按照正在读取帧的读取地址、快门地址和下一帧的快门地址的 次序设置地址，然而，可以改变这种次序。需要在设置读取地址之后进行读取操作以及在设置快门地址之后进行快门操作， 然而，可以在任何定时上进行读取地址和快门操作的设置，快门地址和读取操作的设置。也可以以任何定时进行读取操作和快门操作。<3.第三实施例>图14是示出根据第三实施例的CMOS图像传感器(固态成像器件)的配置示例的 视图。根据第三实施例的CMOS图像传感器100B包括像素阵列单元110、地址解码器120 和用于以与第二实施例相同的方式选择像素的行选择电路130B。CMOS图像传感器100B包括定时控制电路140、传感器控制器150B和读取电路 (AFE)160。
根据第三实施例的CMOS图像传感器可以以与第二实施例相同的方式应用图11的配置。像素阵列单元和像素电路的配置可以以与第一实施例相同的方式应用图5的配置。根据第三实施例的地址解码器120解码来自传感器控制器150B的地址信号，并选 择特定行。根据第三实施例的行选择电路130B根据来自传感器控制器150B的锁存器设置信 号和锁存器重置信号以及来自地址解码器120的地址信号，记录读取行和快门行的地址。定时控制电路140根据来自传感器控制器150B的选择定时信号以及记录在行选 择电路130B的行地址，使各个M条控制线SEL、RST和TRG的全部或部分为H。根据第三实施例的传感器控制器150B以恰当的定时控制行选择电路130B、地址 解码器120和读取电路(AFE) 160。根据第三实施例的读取电路(AFE) 160根据来自传感器控制器150B的控制信号读 取输出到输出信号线LSGN的信号VSL，并将该信号输出到外部。根据第三实施例的滤色器可以以与第一实施例相同的方式，具有关于一行到几行 的规则排列。以下将说明在图6中所示的Bayer排列的情况。将最低地址信号ADDR_L和最高地址信号ADDR_H从传感器控制器150B输入到根 据第三实施例的地址解码器120。地址解码器120解码地址信号ADDR_L、ADDR_H，并输出各行的地址解码信号ADDR_ DEC_L、ADDR_DEC_H。提供M个地址解码信号ADDR_DEC_L和ADDR_DEC_H。例如，当M为2048、ADDR_L为11 ‘ h010而ADDR_H为11 ‘ h014时，在地址解码信 号中只使ADDR_DEC_L<16>和ADDR_DEC_H<20>为H，而使其之外的地址解码信号为L。图15是示出根据该实施例的行选择电路的配置示例的视图。图15仅仅示出在像素阵列单元110中选择第“η”至第“n+2”行的部分。图14的行选择电路130B包括2_输入AND门AG41至AG48、2_输入OR门0G41、 0G42和锁存器LTC41至LTC44。锁存器LTC41用作最高读取锁存器RL_H，锁存器LTC42用作读取锁存器RL，锁存 器LTC43用作最高快门锁存器SL_H，而锁存器LTC44用作快门锁存器SL。AND门AG41的第一输入端被连接到最高地址解码信号ADDR_DEC_H<n>的供应线， 而第二输入端被连接到读取锁存器设置信号RLSET的供应线。AND门AG41的输出端被连接到锁存器LTC41的设置端S。AND门AG42的第一输入端被连接到最低地址解码信号ADDR_DEC_L<n>的供应线， 而第二输入端被连接到读取锁存器信号RLSET的供应线。AND门AG42的输出端被连接到OR门0G41的第一输入端。AND门AG43的第一输入端被连接到多行锁存器设置信号SETALL的供应线，而第二 输入端被连接到作为行单元LU<n>B之前两行的级的行单元LU<n-2>B的AND门AG47的进 位信号RL_C<n-2>的供应线。
AND门AG43的输出端被连接到OR门0G41的第二输入端。OR门0G41的输出端被连接到锁存器LTC42的设置端S。AND门AG44的第一输入端被连接到最高地址解码信号ADDR_DEC_H<n>的供应线， 而第二输入端被连接到快门锁存器设置信号SLSET的供应线。AND门AG44的输出端被连接到锁存器LTC43的设置端S。AND门AG45的第一输入端被连接到最低地址解码信号ADDR_DEC_L<n>的供应线， 而第二输入端被连接到快门锁存器设置信号SLSET的供应线。AND门AG45的输出端被连接到OR门0G42的第一输入端。AND门AG46的第一输入端被连接到多行锁存器设置信号SETALL的供应线，而第二 输入端被连接到作为行单元LU<n>B之前两行的级的行单元LU<n-2>B的AND门AG48的进 位信号SL_C<n-2>的供应线。AND门AG46的输出端被连接到OR门0G42的第二输入端。OR门0G42的输出端被连接到锁存器LTC44的设置端S。锁存器LTC41至LTC44的重置端R被公共地连接到锁存器重置信号LATCHRST的 供应线。锁存器LTC41的反相输出端/Q( “/”指示反相)被连接到AND门AG47的第一输 入端。锁存器LTC42的输出端Q被连接到AND门AG47的第二输入端，并从输出端Q输出 读取行选择信号RLSEL<n>。锁存器LTC43的反相输出端/Q( “/”指示反相)被连接到AND门AG48的第一输 入端。锁存器LTC44的输出端Q被连接到AND门AG48的第二输入端，并从输出端Q输出 快门行选择信号SLSEL<n>。将锁存器重置信号LATCHRST、读取锁存器设置信号RLSET、快门锁存器设置信号 SLSET和多行锁存器设置信号SETALL从传感器控制器150B输入到行选择电路130B。而且，将最低地址解码信号ADDR_DEC_L和最高解码信号ADDR_DEC_H从地址解码 器120输入到行选择电路130B。行选择电路130B输出读取行选择信号RLSEL和快门行选择信号SLSEL到定时控 制电路140。行选择电路130B包括相当于像素阵列单元110的行数(M个)的行单元LU。安排在第“η”行中的行单元LU<n>B包括读取锁存器RL<n>，其指示第“η”行是 否作为读取行处于被选状态；以及快门锁存器SL<n>，指示第“η”行是否作为快门行处于被 选状态。而且，行单元LU<n>B包括最高读取锁存器RL_H<n>，指示第“η”行是否是读取行 的最高地址；以及最高快门锁存器SL_H<n>，指示第“η”行是否是快门行的最高地址。在图14的示例中，由SR锁存器构成读取锁存器RL、快门锁存器SL、最高读取锁存 器RL_H和最高快门锁存器SL_H。
将来自地址解码器120的地址解码信号ADDR_DEC_L<n>、ADDR_DEC_H<n>和来自邻 近行的进位信号RL_C<n-2>、SL_C<n-2>输入到第“η”行的行单元LU<n>B。
第“ η ”行的行单元LU<n>B输出读取行选择信号RLSEL<n>、快门行选择信号 SLSEL<n>和到邻近行的进位信号RL_C<n>、SL_C<n>。锁存器重置信号LATCHRST、读取锁存器设置信号RLSET和快门锁存器设置信号 SLSET被供应到所有行单元LU。当使锁存器重置信号LATCHRST为H时，重置行选择电路中的读取锁存器RL、快门 锁存器SL以及最高读取锁存器RL_H和最高快门锁存器SL_H，并使所有行处于未被选状态。当读取锁存器设置信号RLSET和地址解码信号ADDR_DEC_L<n>均为H，或者多行锁 存器设置信号SETALL和进位信号RL_C<n-2>均为H时，设置读取锁存器RL<n>。然后，读取锁存器RL<n>输出处于H电平的读取行选择信号RLSEL<n>。当读取锁存器设置信号RLSET和地址解码信号ADDR_DEC_H<n>均为H时，设置最 高读取锁存器RL_H<n>，输出处于H电平的信号。当设置了读取锁存器RL<n>并重置了最高读取锁存器RL_H时，行单元LU<n>B输 出处于H电平的进位信号RL_C<n>。相反，当重置了读取锁存器RL<n>时，或者当设置了最高读取锁存器RL_H时，行单 元LU<n>B输出处于L电平的进位信号RL_C<n>。因此，当在设置了读取锁存器RL<n>并且未设置最高读取锁存器RL_H<n>的状态 下使多行锁存器设置信号SETALL为H时，也设置第“n+2”行的读取锁存器RL，并且将第 “n+2”行选择为真实行(real row)。当设置了最高读取锁存器RL_H<n>时，因为进位信号为L，所以即使当使多行锁存 器设置信号SETALL为H时，也不选择第“n+2”行之后的行。当快门锁存器设置信号SLSET和地址解码信号ADDR_DEC_L<n>均为H时，或者当 多行锁存器设置信号SETALL和进位信号SL_C<n-2>均为H时，设置快门锁存器SL<n>。然后，快门锁存器SL<n>输出处于H电平的快门行选择信号SLSEL<n>。当快门锁存器设置信号SLSET和地址解码信号ADDR_DEC_H<n>均为H时，设置最 高快门锁存器SL_H<n>，输出具有L电平的信号。当设置了快门锁存器SL<n>并重置了最高快门锁存器SL_H<n>时，行单元LU<n>B 输出处于H电平的进位信号SL_C<n>。相反，当重置了快门锁存器SL<n>时或者设置了当最高快门SL_H时，行单元LU输 出处于L电平的进位信号SL_C<n>。因此，当在设置了快门锁存器SL<n>而未设置最高快门锁存器SL_H<n>的状态下 使多行锁存器设置信号SETALL为H时，也设置第“n+2”行的快门锁存器SL。结果，第“n+2” 行被选择作快门行。当设置了最高快门锁存器SL_H<n>时，因为进位信号为L，所以即使当使多行锁存 器设置信号SETALL为H时，也不选择第“n+2”行之后的行。如上所述，在行单元中成对行地连接进位信号，从而容易成对行地选择多个连续 像素。当成对地选择多个行时，需要ADDR_H = ADDR_L+2m(m为任意整数)。通过提供记录最高地址的锁存器，行选择电路130B可以在读取锁存器和快门锁 存器中多次写入连续地址。根据第三实施例的定时控制电路140可以以与第一实施例相同的方式应用图9的配置。图16是示出根据第三实施例的行选择电路的定时图的视图。图16是图7的时间(时段)“t5”上的定时图的示例。首先，传感器控制器150B使锁存器重置信号LATCHRST为H，以重置行选择电路 130A中的所有读取锁存器和快门锁存器。接下来，在行选择电路130B中设置正在读取期间的帧的读取地址、快门地址和下 一帧的快门地址。接下来，设置读取行的最低地址和最高地址。在图7的时段“ t5 ”中，将第“n+9 ”行和第“n+11 ”行选择为读取行。于是，将“n+9”输出到最低地址信号ADDR_L，而将“η+ll”输出到最高地址信号 ADDR_H,以使RLSET为H，并设置读取锁存器RL<n+9>和最高读取锁存器RL_H<n+ll>。接下来，设置正在读取帧的最低快门地址和最高快门地址。在时段“t5”中，将“n+17”至“n+23”选择为正在读取帧的快门地址。于是，将“n+17”输出到最低地址信号ADDR_L，而将“n+23”输出到最高地址信号 ADDR_H,以使SLSET为H，并且设置快门锁存器SL<n+17>和最高快门锁存器SL_H<n+23>。接下来，设置下一帧的最低快门地址和最高快门地址。在时段“t5”中，将“η”至“n+6”选择为下一帧的快门地址。于是，将“η”输出到最低地址信号ADDR_L，而将“n+6”输出到最高地址信号ADDR_ H，以使SLSET为H，并且设置快门锁存器SL<n>和最高快门锁存器SL_H<n+6>。在设置了正在读取帧的读取地址和快门地址以及下一帧的快门地址之后，使多行 锁存器设置信号SETALL为H，并且设置从最低地址到最高地址的锁存器。即，设置读取锁存器RL<n+9>、快门锁存器 SL<n+2>、SL<n+4>、SL<n+6>、SL<n+19>、 SL<n+21> 和 SL<n+23>。根据第三实施例的行选择电路130B，可以如上所述那样多次写入连续地址。在设置了读取地址之后，适当地使选择定时控制信号RSEL、RRST和RTR为H，从而 进行读取操作。在设置了快门地址之后，适当地使选择定时信号SRST、STR为H，从而进行快门操作。在图16的示例中，按照正在读取帧的读取地址、快门地址和下一帧的快门地址的 次序设置地址，然而，可以改变这种次序。需要在设置读取地址之后进行读取操作以及在设置快门地址之后进行快门操作， 然而，可以在任何定时上进行读取地址和快门操作的设置以及快门地址和读取操作的设置。也可以在任何定时上进行读取操作和快门操作。如上所述，根据该实施例获得下列优点。即，根据第一至第三实施例，可以同时选择多个连续行。此外，根据第二和第三实施例，可以在短时间将多个地址设置到行选择电路的锁存器。于是，即使当同时存取多个行时，也可以缩短需要的水平扫描时段，因此可以容易进行“相加”和“稀疏”操作。根据各个实施例的CMOS图像传感器不受特别限制，然而，可以构造成在其上安装 后续描述中的列并行型模/数转换器(缩写为ADC (模数转换器))的CMOS图像传感器可以将具有以上优点的固态成像器件应用作数字照相机和视频摄像机的成像器 件。<4.第四实施例〉图17是示出根据本发明的第四实施例的应用固态成像器件的照相机系统的配置 示例的视图。照相机系统200包括应用根据该实施例的CMOS图像传感器(固态成像器件)100 的成像器件210，如图17所示。照相机系统200还包括将入射光导向成像器件210的像素区域(聚焦被摄体图 像)的光学系统，即，例如，将入射光(被摄体光)聚焦在成像表面上的镜头220。照相机系统200包括驱动成像器件210的驱动电路(DRV) 230以及处理成像器件 210的输出信号的信号处理电路(PRC) 240。驱动电路230具有定时发生器(未示出)，用于产生包括用于驱动成像器件210中 的电路的开始脉冲和时钟脉冲的各种类型的定时信号，通过使用给定定时信号驱动成像器 件 210。信号处理电路240对成像器件210的输出信号进行给定信号处理。将在信号处理电路240中处理过的图像信号记录在作为存储器的记录介质中。记 录在记录介质中的信息由打印机等进行硬拷贝。在包括液晶显示器等的监视器上作为运动 图像回放在信号处理电路MO中处理过的图像信号。如上所述，在诸如数字静止照相机之类的成像器件中，将以上CMOS图像传感器 (固态成像器件)100应用为成像器件210，从而实现具有低功耗的高分辨率照相机。本申请包含涉及公开在于2009年11月2日提交的日本优先专利申请 JP2009-252442中的主题，其整体内容通过引用合并在这里。本领域技术人员应该理解，依赖于设计要求和其他因素，可以出现各种改进、组 合、部分组合和变更，只要它们落入所附的权利要求书或其等效物的范围之内。
权利要求
1.一种固态成像器件，包括像素单元，在其中将每个都具有将光信号转换为电信号并且根据曝光时间累积电信号 的光电转换元件的多个像素安排成矩阵状态； 多条控制线，用于驱动地控制像素；以及像素驱动单元，用于通过控制线控制像素的操作，以便进行像素单元的电子快门操作 以及读取，其中，像素驱动单元包括根据地址信号输出从其中读取信号的读取行以及从其中清除并重置累积在光电转换 元件中的电荷的快门行的行地址的读取行选择信号和快门行选择信号的功能块，以及 通过指定最低地址信号和最高地址信号来选择多个连续行的功能块。
2.根据权利要求1的固态成像器件，其中像素驱动单元包括行单元，被安排成对应于像素单元中的行排列的各个行，并输 出读取行选择信号、快门行选择信号和进位信号， 在该行单元中，供应读取行的最低地址解码信号、读取行的最高地址解码信号、正在读取帧的快门行 的最低地址解码信号、正在读取帧的快门行的最高地址解码信号、下一帧的快门行的最低 地址解码信号、下一帧的快门行的最高地址解码信号以及之前行的有关行单元的进位信 号，以多个行为单位选择从用读取行的最低地址解码信号指定的行到用读取行的最高地 址解码信号指定的行的多行，以多个行为单位选择从用正在读取帧的快门行的最低地址解码信号指定的行到用正 在读取帧的快门行的最高地址解码信号指定的行的多行，以及从用下一帧的快门行的最低 地址解码信号指定的行到用下一帧的快门行的最高地址解码信号指定的行的多行。
3.根据权利要求2的固态成像器件， 其中像素驱动单元的行单元当读取行的最低地址解码信号或读取行的进位信号为有效时，输出处于有效状态的读 取行选择信号，当读取行选择信号为有效以及读取行的最高地址解码信号为无效时，输出处于有效状 态的、到有关邻近行的进位信号，以使以有效状态输出有关邻近行的读取行选择信号，并且 当读取行的最高地址解码信号为有效时，输出处于有效状态的读取行选择信号，并输 出处于无效状态的、到有关邻近行的进位信号，以使到有关邻近行的读取行选择信号处于 无效状态。
4.根据权利要求2或3的固态成像器件， 其中像素驱动单元的行单元当正在读取帧的快门行的最低地址解码信号或下一帧的快门行的最低地址解码信号 为有效时，或者当来自有关快门行的进位信号为有效时，输出处于有效状态的快门行选择信号。
5.根据权利要求2-4之一的固态成像器件， 其中像素驱动单元的行单元当快门行选择信号为有效时，或者当正在读取帧的快门行的最高地址解码信号或下一 帧的快门行的最高地址解码信号为无效时，输出处于有效状态的、到有关邻近行的进位信号。
6.根据权利要求2-5之一的固态成像器件， 其中像素驱动单元的行单元在正在读取帧的快门行的最高地址解码信号或下一帧的快门行的最高地址解码信号 为有效的情况下，即使当读取行选择信号为有效时，也输出处于无效状态的、到有关邻近行 的进位信号，以使有关邻近行的读取行选择信号处于无效状态。
7.根据权利要求1的固态成像器件， 其中像素驱动单元包括行单元，被安排成对应于像素单元中的行排列的各个行，具有锁存器来记录是否选择 了每一行，并输出读取行选择信号、快门行选择信号和进位信号。
8.根据权利要求7的固态成像器件，其中像素驱动单元的行单元包括锁存指示是否将行选择为读取行的信息的读取锁存 器，以及锁存指示是否将行选择为快门行的信息的快门锁存器，至少将地址解码信号、读取锁存器设置信号、快门锁存器设置信号和之前行的有关行 单元的进位信号供应到行单元，当读取锁存器设置信号为有效并且地址解码信号或来自有关邻近行的进位信号为有 效时，设置读取锁存器，输出处于有效状态的读取行选择信号，和当快门锁存器设置信号为有效并且地址解码信号或来有关邻近行的进位信号为有效 时，设置快门锁存器，输出处于有效状态的快门行选择信号。
9.根据权利要求7或8的固态成像器件，其中当读取行选择信号为有效并且地址解码信号为无效时，读取锁存器输出处于有效 状态的、到有关邻近行的进位信号，和当快门行选择信号为有效并且地址解码信号为无效时，快门锁存器输出处于有效状态 的、到有关邻近行的进位信号。
10.根据权利要求7-9之一的固态成像器件，其中像素驱动单元的行单元包括多个快门锁存器，并且能记录多个帧的快门地址。
11.根据权利要求7-10之一的固态成像器件，其中像素驱动单元的行单元包括最高锁存器，用于当并行地设置安排在多个连续行上 的锁存器时，记录最高地址。
12.根据权利要求11的固态成像器件， 其中像素驱动单元的行单元包括读取锁存器，其锁存指示是否将行选择为读取行的信息， 最高读取锁存器，其锁存指示行是否为读取行的最高地址的信息， 快门锁存器，其锁存指示是否将行选择为快门行的信息， 最高快门锁存器，其锁存指示是否将行选择为快门行的最高地址的信息， 至少将最高地址解码信号、最低地址解码信号、读取锁存器设置信号、快门锁存器设置 信号、多行锁存器设置信号和之前行的有关行单元的进位信号供应到行单元，当读取锁存器信号和最低地址解码信号均有效时，或者当多行锁存器设置信号和来自 有关邻近行的进位信号均有效时，设置读取锁存器，输出处于有效状态的读取行选择信号， 当读取锁存器设置信号和最高地址解码信号均有效时，设置最高读取锁存器，输出无 效信号，当快门锁存器设置信号和最低地址解码信号为有效时，或者当多行锁存器设置信号和 来自有关行的进位信号为有效时，设置快门锁存器，输出处于有效状态的快门行选择信号， 以及当快门锁存器设置信号和最高地址解码信号均有效时，设置最高快门锁存器，输出无 效信号。
13.根据权利要求12的固态成像器件， 其中像素驱动单元的行单元当设置了读取锁存器并且重置了最高读取锁存器时，输出处于有效状态的、用于读取 的进位信号，当重置了读取锁存器或设置了最高读取锁存器时，使用于读取的进位信号处于无效， 当设置了快门锁存器并重置了最高快门锁存器时，输出处于有效状态的、用于快门的 进位信号，和当重置了快门锁存器或设置了最高快门锁存器时，使用于快门的进位信号处于无效。
14.根据权利要求12或13的固态成像器件， 其中像素驱动单元的行单元在设置了读取锁存器而未设置最高读取锁存器的状态下，当接收到处于有效状态的多 行锁存器设置信号时，通过用于读取的进位信号设置有关邻近行的读取锁存器，以便也将 邻近行选择为读取行，并且当设置了最高读取锁存器时，使用于读取的进位信号处于无效，以便不选择有关邻近 行之后的行，而不依赖于多行锁存器设置信号为有效还是无效。
15.根据权利要求12-14之一的固态成像器件， 其中像素驱动单元的行单元在设置了快门锁存器但未设置最高快门锁存器的状态下，当接收到处于有效状态的多 行锁存器设置信号时，通过用于快门的进位信号设置有关邻近行的快门锁存器，以便也将 邻近行选择为快门行，并且当设置了最高读取锁存器时，使用于快门的进位信号处于无效，以便不选择有关邻近 行之后的行，而不依赖于多行锁存器设置信号为有效还是无效。
16.根据权利要求1-15之一的固态成像器件，其中当以多行为单位安排相同色彩的像素时，像素驱动单元以多行为单位同时选择多 个行。
17.一种照相机系统，包括 固态成像器件；光学系统，用于将被摄体图像聚焦在固态成像器件上；以及 信号处理电路，用于处理来自固态成像器件的输出图像信号， 其中该固态成像器件包括像素电路，在其中将每个都具有将光信号转换为电信号并且根据曝光时间累积电信号 的光电转换元件的多个像素安排成矩阵状态； 多条控制线，用于驱动地控制像素；以及像素驱动单元，用于通过控制线控制像素的操作，以便进行像素单元的电子快门操作 以及读取，其中像素驱动单元具有根据地址信号输出从其中读取信号的读取行以及从其中清除并重置累积在光电转换 元件中的电荷的快门行的行地址的读取行选择信号和快门行选择信号的功能块，以及 通过指定最低地址信号和最高地址信号来选择多个连续行的功能块。
全文摘要
一种固态成像器件，包括像素单元，在其中将每个都具有将光信号转换为电信号并且根据曝光时间累积电信号的光电转换元件的多个像素安排成矩阵状态；多条控制线，用于驱动地控制像素；以及像素驱动单元，用于通过控制线控制像素的操作，以便进行像素单元的电子快门操作以及读取，其中，像素驱动单元包括根据地址信号输出从其中读取信号的读取行以及从其中清除并重置累积在光电转换元件中的电荷的快门行的行地址的读取行选择信号和快门行选择信号的功能块，以及通过指定最低地址信号和最高地址信号来选择多个连续行的功能块。
文档编号H04N5/225GK102055920SQ201010522020
公开日2011年5月11日 申请日期2010年10月26日 优先权日2009年11月2日
发明者海老原弘知 申请人:索尼公司