专利名称：积分型模数转换器与转换方法、固态成像器件和相机系统的制作方法
技术领域：
本发明涉及能够应用于以CMOS传感器为代表的固态成像器件的积分型A/D转换器、积分型A/D转换方法、固态成像器件和相机系统。
背景技术：
提出了在图像传感器的各个列中并行地安置积分型模拟/数字转换器(下文称为 A/D转换器(模数转换器))的配置(参见JP-A-2005-323331 (专利文献1))。图1是示出作为专利文献1中所示的一个列取出的积分型A/D转换器的块配置的图。积分型A/D转换器1包括比较器2、纹波计数器3和传输总线4。在积分型A/D转换器1中，具有斜坡波形的、电压值随着时间线性变化的基准电压 (基准信号)RAMP在比较器2中与输入电压VSL进行比较，并且将比较结果输出为信号VC0。纹波计数器3的操作在信号V⑶变化时的时刻开始或停止，并且通过对计数时段进行计数将电压变化转换为数字值。
发明内容
在积分型A/D转换器1中，需要以相同的电压变化增大计数器的计数以用于增大
分辨率。图2A和2B是用于说明为了增大图1的积分型A/D转换器中的分辨率而增大计数器中的计数的情况的图。例如，假设通过使用时钟频率f [Hz]在时段H[s]中进行A/D转换的积分型A/D转换器的分辨率增大1位。当转换时段要保持在H[s]中的时候，需要将时钟信号CLK的频率增大至双倍(其为2f [Hz])，以用于将计数器的计数增大至双倍(如图2A所示)。另一方面，当时钟频率要保持在f[Hz]时，转换时段将加倍(其为2H[s])，以用于将计数器的计数增大至双倍(如图2B所示)。当时钟频率增大时，时钟的电流消耗急剧地增大。当转换时段加倍时，帧速降低。如上所述，积分型A/D转换器具有性能的折中在理论上很大的问题。因此，期望用于在保持时钟频率的同时增大分辨率的技术。响应于上述问题，JP-A-2005-229263(专利文献2、中提出了在保持分辨率的同时实现高速转换的积分型A/D转换器。在专利文献2所示的系统中，环形振荡器通过指示A/D转换时段开始的信号进行振荡，以允许计数器可以通过将振荡信号用作基准时钟而操作。环形振荡器的中间级中的多个信号被取出作为脉冲信号的相位信息，并且通过将指示A/D转换时段的结束的信号用作触发来同时锁存该相位信息，从而获得比时钟频率更高的分辨率。换言之，系统中环形振荡器的中间级中的信号是通过相对于对计数进行计数的基准时钟平移相位所获得的时钟，并且具有不同相位的多个时钟通过使用比较结果的信号而同时被锁存。另外，JP-A-2008_92091(专利文献幻中提出了这样的系统在该系统中，具有不同相位的时钟信号由环形振荡器生成并通过比较结果的信号锁存而获得相位信息并增大分辨率。在该系统中，环形振荡器和积分型A/D转换器分离，因此，也给出了对于图像传感器的列AD系统的应用示例。关于将具有不同相位的时钟分配给A/D转换器并且通过使用比较结果的信号将多个时钟一齐锁存以获得相位信息的这点上，A/D转换的系统与专利文献2中提出的系统相同。S卩，期望提供具有小的折中并且能够在不增大时钟频率的情况下改善分辨率的积分型A/D转换器、积分型A/D转换方法、固态成像器件和相机系统。根据本发明的一实施例，提供了一种积分型A/D转换器，包含比较器，其将输入电压与具有斜坡波形的、电压值随着时间线性变化的基准电压进行比较；高阶位计数器，其通过使用比较器的输出信号的反转作为触发而开始工作或停止工作，并且通过以时钟信号的周期进行计数以输出高阶位；以及时间数字转换器，其对与通过延迟比较器的输出信号所获得的多个信号相对应的时钟信号的相位信息进行锁存，并对锁存值进行译码以输出相比于时钟周期具有更高分辨率的低阶位。根据本发明的另一实施例，提供了一种积分型A/D转换方法，包含以下步骤由比较器将输入电压与具有斜坡波形的、电压值随着时间线性变化的基准电压进行比较；通过使用比较器的输出信号的反转作为触发而开始工作或停止工作，并且通过计数器以时钟信号的周期进行计数以输出高阶位；以及对与通过延迟比较器的输出信号所获得的多个信号相对应的时钟信号的相位信息进行锁存，并对锁存值进行译码以输出相比于时钟周期具有更高分辨率的低阶位。根据本发明的又一实施例，提供了一种固态成像器件，包含像素单元，其中进行光电转换的多个像素以矩阵状态安置；以及像素信号读取单元，其以多个像素为单位从像素单元进行像素信号的读取，其中，所述像素信号读取单元包括积分型模拟/数字(A/D) 转换器，其将读取的模拟信号转换为数字信号以对应于像素的列布置，并且其中积分型A/D 转换器包含比较器，其将输入电压与具有斜坡波形的、电压值随着时间线性变化的基准电压进行比较；高阶位计数器，其通过使用比较器的输出信号的反转作为触发而开始工作或停止工作，并通过以时钟信号的周期进行计数以输出高阶位；以及时间数字转换器，其对与通过延迟比较器的输出信号所获得的多个信号相对应的时钟信号的相位信息进行锁存，并对锁存值进行译码以输出相比于时钟周期具有更高分辨率的低阶位。根据本发明的再一实施例，提供了一种相机系统，包含固态成像器件；以及光学系统，其将被摄体图像成像于固态成像器件，其中，所述固态成像器件包含像素单元，其中进行光电转换的多个像素以矩阵状态安置；以及像素信号读取单元，其以多个像素为单位从像素单元进行像素信号的读取，并且其中，所述像素信号读取单元包括积分型模拟/数字(A/D)转换器，其将读取的模拟信号转换为数字信号以对应于像素的列布置，并且进一步， 积分型A/D转换器包含比较器，其将输入电压与具有斜坡波形的、电压值随着时间线性变化的基准电压进行比较；高阶位计数器，其通过使用比较器的输出信号的反转作为触发而开始工作或停止工作，并通过以时钟信号的周期进行计数以输出高阶位；以及时间数字转换器，其对与通过延迟比较器的输出信号所获得的多个信号相对应的时钟信号的相位信息进行锁存，并对锁存值进行译码以输出相比于时钟周期具有更高分辨率的低阶位。根据本发明的实施例，性能的折中较小，并且可以在不增大时钟频率的情况下增大分辨率。
图1是示出作为专利文献1中所示的一个列取出的积分型A/D转换器的块配置的图；图2A和2B是用于说明为了增大图1的积分型A/D转换器上的分辨率而增大计数器中的计数的情况的图；图3是示出根据本发明第一实施例的积分型A/D转换器的配置示例的图；图4说明根据实施例的延迟电路的第一配置示例；图5是示出在应用图4的延迟电路时所获得的工作波形的图；图6是示出反相器的基本配置的图；图7说明根据实施例的延迟电路的第二配置示例；图8是示出在应用图7的延迟电路时所获得的工作波形的图；图9说明根据实施例的延迟电路的第三配置示例；图10是示出在应用图9的延迟电路时所获得的工作波形的图；图11是示出根据第一实施例的TDC中的锁存器的配置示例的图；图12是示出作为获得2位分辨率的示例的、用于通过基于具有延时差的信号 VC0A.VC0B的时钟信号的锁存定时和扩展码来获得时钟信号CLK的相位信息的详细原理的图；图13是共同示出扩展码的组合以及要在获得2位分辨率时译码的值的图；图14是示出根据本发明第二实施例的积分型A/D转换器的配置示例的图；图15是示出根据第二实施例的TDC中的锁存器的配置示例的图；图16是示出作为获得3位分辨率的示例的、用于通过基于具有延时差的信号 VC0A、VC0B、VC0C和VCOD的时钟信号CLK的锁存定时以及扩展码来获得时钟信号CLK的相位信息的详细原理的图；图17是共同示出扩展码的组合以及要在获得3位分辨率时译码的值的图；图18是示出根据本发明第三实施例的积分型A/D转换器的配置示例的图；图19是示出根据第三实施例的DLL电路和TDC的配置示例的图；图20A和20B是示出延迟量可通过外加电压控制的延迟元件的配置示例的图；图21是示出根据本发明第四实施例的安装了列并行ADC的固态成像器件(CMOS 图像传感器)的配置示例的框图；图22是更确切示出图21的安装了列并行ADC的固态成像器件(CMOS图像传感器)中的ADC组的框图； 图23是示出根据实施例的包括四个晶体管的CMOS图像传感器中的像素的示例的图； 图M是示出图21和图22的D/A转换器生成的斜坡(RAMP)波形的示例和ADC的工作时序的图；以及图25是示出应用了根据实施例的固态成像器件的相机系统的配置示例的图。
具体实施例方式下文参照
本发明的实施例。将按照下列顺序进行说明。1.第一实施例(积分型A/D转换器的第一配置示例)2.第二实施例(积分型A/D转换器的第二配置示例)3.第三实施例(积分型A/D转换器的第三配置示例)4.第四实施例(固态成像器件的整体配置示例)5.第五实施例(相机系统的配置示例)<1.第一实施例>[积分型A/D转换器的第一配置示例]图3是示出根据本发明第一实施例的积分型A/D转换器的配置示例的图。根据第一实施例的A/D转换器10包括比较器11、作为高阶位计数器的纹波计数器
12、时间数字转换器(time-to-digitalconverter，TDC) 13 和传输总线 14。比较器11将具有斜坡波形的、电压值随着时间线性变化的基准电压(基准信号) RAMP与输入电压VSL进行比较，并将对应于结果的信号VCO输出至纹波计数器12和TDC13。纹波计数器12基本上通过使用比较器11的输出信号VCO的反转作为触发而开始工作或停止工作，其用作以时钟信号CLK的周期进行计数的高阶位计数器。TDC 13对时钟信号CLK的相位信息进行锁存，并且对锁存值进行译码，从而输出相比于时钟周期具有更高分辨率的低阶位。TDC 13具有2位分辨率。这里，假设时钟信号CLK的频率为f [Hz]，并且其周期为T [s]。当期望在TDC 13中获得η位分辨率时，需要存在具有延时差的2114个信号VC0，并且需要延迟间隔为T/2n[s]。当如在第一实施例中那样获得2位分辨率时，具有延时差的信号VCO是两个信号 VCOA、VOCB,并且其之间的延迟间隔为T/4[s]。TDC 13包括作为延迟单元的延迟电路13-1以及锁存&译码单元13_2。延迟单元13-1在接收比较器11的输出信号VCO时生成具有固定延时差的信号 VCOA, VCOB,并且将信号输出至锁存&译码单元13-2。锁存&译码单元13-2与从延迟电路13-1输出的具有延时差的信号VCOA、VCOB 同步地对时钟信号CLK进行锁存，并且存储锁存值，作为指示相位信息的扩展码EB[1]、 EB
。
锁存&译码单元13-2通过对存储的扩展码EB [1]、EB
进行译码，以获得比时钟周期更小的A/D转换结果。这里，将说明对要成为获取相位信息的关键的、延迟比较器11的输出信号VCO的延迟电路的特定配置示例。这里示出TDC 13的分辨率是2位的示例。对于生成信号VCO中的延迟，大致存在两种原理。其之一是如下的第一方法其随着输出信号VCO由于比较器11中基准信号RAMP 和像素信号VSL之间的比较的波形变化非常地平缓而使用信号VCO自身拥有的斜率。另一个是延迟信号VCO的变化自身的第二方法。将示出两个配置作为前者第一方法的示例，并且将示出一个配置作为后者第二方法的示例。[延迟电路的第一配置示例]图4说明根据实施例的延迟电路的第一配置示例。图5是示出在应用图4的延迟电路时所获得的工作波形的图。图6是示出反相器的基本配置的图。图4的延迟电路13A-1配置为通过使用具有不同逻辑阈值电压的反相器IV1、IV2 来生成延迟差的电路。反相器IV基本上通过如图6中所示那样在电源VDD和基准电位VSS之间串联连接ρ沟道MOS (PMOS)晶体管PT和η沟道MOS (NMOS)晶体管NT来配置。然后，反相器IVl、IV2可以通过改变PMOS和NMOS之间的尺寸平衡(size balance)来改变逻辑阈值。在图4的示例中，反相器IVl的逻辑阈值设为VTA，反相器IV2的逻辑阈值设为 VTB0在此示例中，利用VTA > VTB的关系设置逻辑阈值。在此情况下，适当地设置反相器的逻辑阈值，从而如图5所示那样形成T/4[s]的延迟。[延迟电路的第二配置示例]图7说明根据实施例的延迟电路的第二配置示例。图8是示出在应用图7的延迟电路时所获得的工作波形的图。图7的延迟电路UB-I形成为通过使用具有不同阈值电压的比较器CMP1、CMP2来生成延迟差的电路。将比较器11的输出信号VCO施加至具有不同输入的比较器CMP1、CMP2中每一个的一个输入，而将阈值电压VREFA、VREFB施加至比较器CMP1、CMP2中每一个的另一个输入。同样在这种情况下，通过使用输出信号VCO由于比较器11中基准信号RAMP和像素信号VSL之间的比较的波形变化非常平缓的事实，适当地施加阈值电压，从而以与上面相同的方式形成T/4[s]的延迟(如图8所示)。[延迟电路的第二配置示例]图9说明根据实施例的延迟电路的第三配置示例。图10是示出在应用图9的延迟电路时所获得的工作波形的图。图9的延迟电路13C-1是应用了第二方法的电路，其形成为在生成延迟信号VC0A、VCOB的路径之间直接夹着延迟元件DLYl的电路。在图9的延迟电路13C-1中，反相器IV3安置在比较器11的输出侧，反相器IV3 的输出用作信号VC0A，通过延迟反相器的输出所获得的信号用作信号VC0B。延迟元件DLYl可以应用诸如反相器链或NAND链之类的一些配置方法。此外，在上述配置中，适当地设置延迟量，从而如图10所示那样形成T/4[s]的延迟。图11是示出根据第一实施例的TDC中的锁存器的配置示例的图。锁存器LTCl包括触发器FFl、FFO。触发器FFl与延迟电路13-1输出的信号VCOA同步地对时钟信号CLK进行锁存。触发器FFl存储锁存值，作为指示相位信息的扩展码EB[1]。触发器FFO与延迟电路13-1输出的相对于信号VCOA具有延时差的信号VCOB同步地对时钟信号CLK进行锁存。触发器FFO存储锁存值，作为指示相位信息的扩展码EB
。锁存&译码单元13-2对触发器FF1、FF0中存储的扩展码EB [1]、EB
进行译码， 以获得比时钟周期更小的A/D转换结果。如上所述，当在积分型A/D转换器10中时钟信号CLK的频率为f [Hz]并且其周期为T [s]时，在期望在TDC 13中获得η位分辨率的情况下，需要存在具有延时差的2"-1个信号VC0，并且需要其之间的延迟间隔为T/2n[s]。当获得2位分辨率时，如上所述那样，具有延时差的信号VCO是两个信号VC0A、 VC0B，其之间的延迟间隔是T/4[s]。图12是示出作为获得2位分辨率的示例的、用于通过基于具有延时差的信号 VC0A.VC0B的时钟信号CLK的锁存定时和扩展码来获得时钟信号CLK的相位信息的详细原理的图。信号VCOA和信号VCOB之间的延迟间隔恒定为T/4[s]，并且对于信号VCOA、VCOB 根据信号VCOA的锁存定时所锁存的扩展码EB [1]、EB
，可能存在四种组合。图13是共同示出扩展码的组合以及要在获得2位分辨率时译码的值的图。获得四条不同的相位信息，从而获得22 = 2位分辨率。在图13的示例中，当扩展码EB[1]、EB
为[1,1]时，译码值为“00”。当扩展码EB [1]、EB
% [1,0]时，译码值为 “01”。当扩展码EB[1]、EB
为
时，译码值为“10”。当扩展码EB [1]、EB
为
时，译码值为“11”。扩展码EB[1]、EB
和译码值之间的对应关系不限于此示例。在前一计数方法 (其中计数器的计数操作受到来自比较器的输出信号VCO的反转的触发而停止)的情况下， 对应关系是段落W041]中所示的示例。然而，在后一计数方法(其中计数器的计数操作受到来自比较器的输出信号VCO的反转的触发而启动)的情况下，组合EB [1]、EB
和译码值+0 +3之间的对应关系将会像译码值+3 +0这样倒转。如上所述，基准时钟自身是第一实施例中的基准时钟，并且比较器11的比较结果之后的信号被延迟，且锁存定时被延迟，从而获得相位信息。在第一实施例中，充分增大分辨率的方法(即，获取相位信息的方法)与普通的积分型A/D转换器不同。据此，无需分配具有平移的相位的多个时钟，并且该方法根据功耗的观点是有利的。另外，由于该电路是所谓的事件驱动电路(其中该电路受到作为比较结果的信号 VCO被改变的定时的触发而工作)，因而仅在工作时消耗电流，因此可以非常有效地增大分辨率。<2.第二实施例〉图14是示出根据本发明第二实施例的积分型A/D转换器的配置示例的图。根据第二实施例的A/D转换器IOA与根据第一实施例的A/D转换器10不同之点在于TDC 13A的分辨率从2位扩展到3位。响应于以上，从TDC 13A中包括的延迟电路13D-1输出的具有固定延时差的信号是四个信号 VCOA, VCOB, VCOC 和 VC0D。当如这样情况下那样获得3位分辨率时，具有延时差的信号VCO是四个信号VC0A、 VCOB, VCOC和VC0D，并且其之间的延迟间隔是T/8 [s]。锁存器&译码器单元13A-2与延迟电路13D-1输出的具有延时差的信号VC0A、 VCOB, VCOC和VCOD同步地对时钟信号CLK进行锁存。锁存器&译码器单元13A-2存储锁存值，作为指示相位信息的扩展码EB[3]、 EB [2]、EB [1]和 EB
。锁存器&译码器单元13A-2对存储的扩展码EB[3]、EB[2]、EB[1]和ΕΒ
进行译码，以获得比时钟周期更小的A/D转换结果。图15是示出根据第二实施例的TDC中的锁存器的配置示例的图。图15的锁存器LTC2包括触发器FF3、FF2、FFl和FF0。触发器FF3与延迟电路13D-1输出的信号VCOA同步地对时钟信号CLK进行锁存。触发器FF3存储锁存值，作为指示相位信息的扩展码EB [3]。触发器FF2与延迟电路13D-1输出的信号VCOB同步地对时钟信号CLK进行锁存。触发器FF2存储锁存值，作为指示相位信息的扩展码EB [2]。触发器FFl与延迟电路13D-1输出的信号VCOC同步地对时钟信号CLK进行锁存。触发器FFl存储锁存值，作为指示相位信息的扩展码EB[1]。触发器FFO与延迟电路13D-1输出的信号VCOD同步地对时钟信号CLK进行锁存。触发器FFO存储锁存值，作为指示相位信息的扩展码EB
。锁存&译码单元13A-2对触发器FF3、FF2、FFl和FFO中存储的扩展码EB[3]、 EB[2]、EB[1]和ΕΒ
进行译码，从而获得比时钟周期更小的A/D转换结果。图16是示出作为获得3位分辨率的示例的、用于通过基于具有延时差的信号 VC0A、VC0B、VC0C和VCOD的时钟信号CLK的锁存定时以及扩展码来获得时钟信号CLK的相位信息的详细原理的图。信号VCOA和信号VCOB之间的延迟间隔、信号VCOB和信号VCOC之间的延迟间隔以及信号VCOC和信号VCOD之间的延迟间隔恒定为T/8[s]。对于信号VCOA、VCOB, VCOC和VCOD根据信号VCOA的锁存定时所锁存的扩展码 EB [3]、EB [2]、EB [1]和EB
，可能存在八种组合。
图17是共同示出扩展码的组合以及要在获得3位分辨率时译码的值的图。获得八条不同的相位信息，从而获得23 = 2位分辨率。在图17的示例中，当扩展码EB[3]、EB[2]、EB[1]和ΕΒ
为[1,1,1,1]时，译码值为“000”。当扩展码EB [3]、EB[2]、EB[1]禾口 EB
为[1，1，1,0]时，译码值为‘‘001”。
当扩展码EB [3]、EB[2]、EB[1]禾口 EB
为[1，1，0,0]时，译码值为‘‘010”。
当扩展码EB [3]、EB[2]、EB[1]禾口 EB
为[1，0，0,0]时，译码值为‘‘011”。
当扩展码EB [3]、EB[2]、EB[1]禾口 EB
为
时，译码值为‘‘100”。
当扩展码EB [3]、EB[2]、EB[1]禾口 EB
为
时，译码值为‘‘101”。
当扩展码EB [3]、EB[2]、EB[1]禾口 EB
为
时，译码值为‘‘110”。
当扩展码EB [3]、EB[2]、EB[1]禾口 EB
为
时，译码值为‘‘111”。扩展码EB [3]、EB [2]、EB [1]和ΕΒ
与译码值之间的对应关系不限于此示例。根据第二实施例，可以获得与第一实施例相同的优点。<3.第三实施例〉[积分型A/D转换器的第三配置示例]图18是示出根据本发明第三实施例的积分型A/D转换器的配置示例的图。根据第三实施例的A/D转换器IOB与根据第二实施例的A/D转换器IOA不同点在于通过使用延迟锁定环(DLL)电路15来执行TDC 13B的延迟电路13E-1的延迟控制。在第一和第二实施例中，应用了图4、图7和图9中所示的延迟电路。然而，图4、图7和图9中所示的延迟电路具有晶体管的器件变化、温度和电源电压的变化以及基准信号RAMP的增益设定(其包括用于生成精确的延迟差的问题)的缺点。据此，在第三实施例中，实现了这样的使用DLL电路15的延迟电路13E-1中的延迟元件的控制其抵抗温度和电源电压的变化，并且其不依赖于基准信号RAMP的增益设定。在A/D转换器IOB中，时钟信号CLK也提供给DLL电路15，并且控制TDC 1 的延迟电路13E-1的电压VCONT从DLL 15提供。图19是示出根据第三实施例的TDC的DLL电路和延迟电路的配置示例的图。DLL电路15包括其中时钟信号CLK用作输入并且多个延迟元件DLY级联连接的延迟线15-1。DLL电路15包括相位比较器(PD) 15_2，其比较两个输入时钟之间的相位差。DLL电路15包括电荷泵(CP) 15_3，其在提供或抽取的方向上使电流移动，以便根据相位比较器15-2的比较结果消除相位差。DLL电路15包括低通滤波器(LPF) 15_4，其通过电荷泵15_3提供的电流量来确定控制延迟元件的控制电压VCONT的特性。DLL电路15包括延迟环15_5，其具有通过比较输入时钟信号CLK和经由延迟线 15-1延迟一个周期的时钟之间的相位以输出延迟并锁定的控制电压的DLL功能。当获得TDC 1 的3位分辨率时，在用于形成精确的T/8 [s]的基准的延迟线15_1 中的负载之前和之后，十个延迟元件DLY 10 DLY 19级联连接(包括用于平衡的各元件)。
第一级延迟元件DLY 10的输出和最后一级延迟元件DLY 19的输入被输入至相位比较器15-2以消除相位差并对准周期，从而将插入在延迟线15-1中间的八级延迟元件 DLYll DLY18的延迟量固定至T/8[s]。在工作时控制延迟元件DLYlO DLY19的电压VCONT从DLL电路15取出作为控制电压，并供给积分型A/D转换器IOB中TDC 13B的延迟电路13E-1。在积分型A/D转换器IOB的延迟电路13E-1中，安置了复制(Mplica)RPC 10 RPC 14，其具有与DLL电路15的延迟线15-1中使用的延迟元件DLYlO DLY 19相同的电路配置和相同的晶体管设计尺寸。延迟电路13E-1通过将DLL电路提供的控制电压VCONT施加给复制RPC，生成与 DLL电路15中相同的延迟量T/8[s]。图20A和20B是示出延迟量可通过外加电压控制的延迟元件的配置示例的图。延迟元件DLY 20A具有这样的配置作为电流源的晶体管插入在电源和NMOS晶体管之间，并且插入在电源和CMOS反相器中所包括的PMOS晶体管之间。将控制电压VCONTP、VCONTN施加给电源晶体管的栅极，从而控制电流量并调节 NMOS和PMOS的驱动性能，结果，延迟量改变。图20A的延迟元件DLY20A包括PMOS晶体管PTll PT14和匪OS晶体管NTll NT14。PMOS晶体管PTll和匪OS晶体管NTll形成CMOS反相器CIVl，在该CMOS反相器 CIVl中，晶体管的漏极相互连接，并且比较器11的输出信号VCO经由反相器IV4输入至晶体管的栅极。PMOS晶体管PT12和匪OS晶体管NT12形成CMOS反相器CIV2，在该CMOS反相器 CIV2中，晶体管的漏极相互连接，并且CMOS反相器CIVl的输出信号输入至晶体管的栅极。要作为电流源的PMOS晶体管PT13、PT14分别插入在PMOS晶体管PTll、ΡΤ12的源极与电源VDD之间。要作为电流源的NMOS晶体管ΝΤ13、ΝΤ14分别插入在NMOS晶体管NTll、ΝΤ12的源极与基准电位VSS之间。将控制电压VCONTP施加至PMOS晶体管PT13、PT14的栅极，控制电压VCONTN施加至NMOS晶体管ΝΤ13、ΝΤ14的栅极。根据上述，CMOS反相器CIVl、CIV2的电流量受到控制，并且调节PMOS和NMOS的驱动性能以改变延迟元件DLY 20A中的延迟量。图20B的延迟元件DLY20B具有这样的配置CM0S反相器CIVl、CIV2的电源电压直接是通过改变电源电压控制反相器CIV1、CIV2的延迟量的控制电压VC0NT。除了如上所述的配置之外，已知许多种可控制延迟量的延迟元件的配置，并且所提出的积分型A/D转换器的配置所需要的延迟元件不限于如实施例所示那样的配置。如上所述，通过根据实施例的积分型A/D转换器，可以获得下列优点。可以在不增大时钟频率的情况下实现具有更高分辨率的A/D转换。由于在加速基准时钟和A/D转换时段的延长之间没有折中，因此该实施例在加速、高精度和低功耗方面是有效的。例如，当在维持分辨率的同时使用本配置时，可以减小应当由更高阶纹波计数器计数的位数，因此，也可以通过减小A/D转换时段来增大帧速。
另外，使用DLL可以提供具有通过作为A/D转换特性的降低的DNL阻抗电源电压和温度的变化的良好性能的A/D转换器。系统自身仅使用一个基准时钟，这与通过使用具有不同相位差的多个时钟来取出相位差信息的系统不同，因此，可以抑制用于在列中分配时钟的电流消耗。在列中的A/D转换器中，TDC的延迟电路没有正常地运行，并且仅在比较结果的信号VCO运行时只运行一次。由于该运行被时间驱动，因此未出现稳定的电流消耗。据此，由于增大分辨率所添加的TDC的电流消耗的增加非常小。<4.第四实施例〉[固态成像器件的整体配置示例]图21是示出根据本发明第四实施例的安装了列并行ADC的固态成像器件(CMOS 图像传感器)的配置示例的框图。图22是更确切示出图21的安装了列并行ADC的固态成像器件(CMOS图像传感器)中的ADC组的框图。固态成像器件100包括作为成像单元的像素单元110、垂直扫描电路120、水平传输扫描电路130、定时控制电路140和作为像素信号读取单元的A/D转换器(ADC)组150。 像素信号读取单元包括垂直扫描电路120等。固态成像器件100包括含有DA转换器161的DAC偏置电路160、放大器电路(S/ A) 170、信号处理电路180和线存储器190。在这些组件之中，像素单元110、垂直扫描电路120、水平传输扫描电路130、ADC组 150、DAC偏置电路160和放大器电路(S/A) 170通过模拟电路形成。另一方面，定时控制电路140、信号处理电路180和线存储器190通过数字电路形成。定时控制电路140通过包括DLL电路141配置，然而，在图22中，DLL电路141示出为与定时控制电路140分离以便对应于图18的配置。将固态成像器件100形成为其中积分型A/D转换器按列并行方式安置的列AD系统中的图像传感器，所述积分型A/D转换器特征在于使用图18的DLL控制的延迟元件控制，其能够通过使用延迟线将分辨率增加3位。积分型A/D转换器以相对于像素阵列的各个列的列并行方式安置。基准信号RAMP 的斜率由DAC生成，将其提供至所有列。DLL电路以相同的方式安置在列的一端，并且将控制电压供给所有列。在像素单元110中，每一个均具有光电二极管和像素放大器的像素以矩阵状态安置。图23是示出根据实施例的包括四个晶体管的CMOS图像传感器中的像素的示例的图。像素电路IOlA例如包括作为光电转换器件的光电二极管111。像素电路IOlA包括作为一个光电转换元件的光电二极管111。相对于一个光电二极管111，像素电路IOlA包括作为传输元件的传输晶体管112、 作为复位元件的复位晶体管113、以及作为有源元件的放大晶体管114和选择晶体管115。光电二极管111将入射光光电地转换为对应于光量的电荷(在此情况下为电子)。
传输晶体管112连接在光电二极管111和作为输出节点的浮空扩散FD之间。传输晶体管112在经由传输控制线LTx向其栅极(传输门)供给驱动信号TG时， 将光电二极管111中光电转换的电子传输至浮空扩散FD。复位晶体管113连接在电源线LVDD和浮空扩散FD之间。复位晶体管113在经由复位控制线LRST向其栅极供给复位信号RST时，将浮空扩散FD的电位复位至电源线LVDD的电位。放大晶体管114的栅极连接至浮空扩散FD。放大晶体管114经由选择晶体管115 连接至垂直信号线116，连同像素单元外部的恒流源一起形成源极跟随器。当将控制信号(地址信号或选择信号)SEL经由选择控制线LSEL供给选择晶体管 115的栅极时，选择晶体管115导通。当选择晶体管115导通时，放大晶体管114将浮空扩散FD的电位放大，并且将对应于该电位的电压输出至垂直信号线116。各个像素输出的电压经由垂直信号线116输出至作为像素信号读取电路的ADC组150。由于例如传输晶体管112、复位晶体管113和选择晶体管115的栅极以行为单元连接，因此同时对一行的各个像素执行这些操作。像素单元110中布置的复位控制线LRST、传输控制线LTx和选择控制线LSEL线接为相对于像素布置的每一行的组。复位控制线LRST、传输控制线LTx和选择控制线LSEL由作为像素驱动单元的垂直扫描电路120进行驱动。在固态成像器件100中，安置生成内部时钟的定时控制电路140，其作为依次读取像素单元Iio的信号的控制电路；垂直扫描电路120，其控制行寻址和行扫描；以及水平传输扫描电路130，其控制列寻址和列扫描。定时控制电路140生成像素单元110、垂直扫描电路120、水平传输扫描电路130、 A/D转换器组(ADC组)150、DAC偏置电路160、信号处理电路180和线存储器190中的信号处理所需要的定时信号。在像素单元110中，通过例如利用线快门(line shutter)对光子进行累积和放电，在像素行单元中对视频和屏幕图像进行光电转换，从而将模拟信号VSL输出至ADC组。在ADC组150中，通过使用来自DA转换器(DAC) 161的基准电压RAMP，对ADC块 (各个列单元)中的像素单元110的模拟输出执行APGA积分式ADC和数字CDS，从而输出
若干位的数字信号。图M是示出图21和图22的DAC生成的斜坡(RAMP)波形的示例和ADC的工作时序的图。在ADC组150中，安置了图18中所示的积分型A/D转换器IOB的多个列。DAC 161生成基准电压RAMP，其是如图M中所示那样以楼梯图案倾斜的斜坡 (RAMP)波形。每个A/D转换器151包括比较器152、高阶位计数器153、TDC(时间数字转换器)154和逻辑电路155。比较器152、高阶位计数器153和TDC 154具有与图18的比较器11、高阶位计数器12和TDC 13相同的功能，因此，其详细说明在此予以省略。
逻辑电路155将高阶位计数器153中生成的高阶位(例如，11个位)添加至低阶位TDC 154中生成的低阶位(例如，3个位)，并将它们连接在一起。各个逻辑电路155的输出连接至水平传输线LTRF。另外，安置对应于水平传输线LTRF的k个放大电路170以及信号处理电路180。在完成以上A/D转换时段之后，逻辑电路巧4的数据通过水平传输扫描电路130 传输至水平传输线LTRF，并经由放大电路170输入至信号处理电路180，以通过给定的信号处理生成二维图像。在水平传输扫描电路130中，执行若干通道同时并行传输以保证传输速度。在定时控制电路140中，生成诸如像素单元110和ADC组150之类的各个块的信号处理所需要的定时。在后级的信号处理电路180中，通过线存储器190中存储的信号执行垂直线缺陷和点缺陷的校正以及信号钳位，或者执行数字信号处理(如，并-串转换、压缩、编码、相加、 平均和间歇操作)。在线存储器190中，存储以像素行单元传送的数字信号。在根据实施例的固态成像器件100中，发送信号处理电路180的数字输出作为ISP 或基带LSI的输入。根据第二实施例的作为固态成像器件的CMOS图像传感器100包括图18的A/D转换器(ADC) IOB0据此，该固态成像器件可以获得下列优点。具有更高分辨率的A/D转换可以在不增大时钟频率的情况下实现。由于在加速基准时钟和A/D转换时段的延长之间没有折中，因此该实施例在加速、高精度和更低功耗方面是有效的。例如，当在维持分辨率的同时使用本配置时，可以减小应当由更高阶纹波计数器计数的位数，因此，也可以通过减小A/D转换时段来增大帧速。另外，使用DLL可以提供具有通过作为A/D转换特性的降低的DNL阻抗电源电压和温度的变化的良好性能的A/D转换器。系统自身仅使用一个基准时钟，这与通过使用具有不同相位差的多个时钟来取出相位差信息的系统不同，因此，可以抑制用于在列中分配时钟的电流消耗。在列中的A/D转换器中，TDC的延迟电路没有正常地运行，并且仅在比较结果的信号VCO运行时只运行一次。由于该运行被时间驱动，因此未出现稳定的电流消耗。据此，由于增大分辨率所添加的TDC的电流消耗的增加非常小具有上述优点的固态成像器件可以用作数字相机或摄像机的成像器件。<5.第五实施例>[相机系统的配置示例]图25是示出应用了根据实施例的固态成像器件的相机系统的配置示例的图。如图25中所示，相机系统200包括根据实施例的固态成像器件100可应用到的成像器件210。相机系统200例如包括作为将入射光引导(成像被摄体图像)至成像器件210的像素区域的光学系统的镜头220，其将入射光(图像光)成像在成像面上。相机系统200进一步包括驱动电路(DRV) 230，其驱动成像器件210 ；以及信号处理电路(PRC) 240，其处理成像器件210的输出信号。驱动电路230包括定时发生器(未示出)，其生成各种类型的定时信号(包括开始脉冲)，以及成像器件210中的时钟脉冲驱动电路，其以给定的定时信号驱动成像器件210。信号处理电路240对成像器件210的输出信号执行给定的信号处理。信号处理电路240中处理的图像信号记录在诸如存储器之类的记录介质中。记录在记录记录介质中的图像信息由打印机等进行硬拷贝(hard copy)。信号处理电路MO中处理的图像信号作为运动图像再现在诸如液晶显示器之类的监视器上。如上所述，通过将上述固态成像器件100作为成像器件210安装在诸如数码相机之类的成像装置中，以实施高精度的相机。本申请包含与2010年6月1日向日本专利局提交的日本优先权专利申请JP 2010-U6069中公开的主题有关的主题，其全部内容通过引用的方式合并在此。本领域的技术人员应当理解，依据设计要求和其它因素，可以出现各种修改、组合、部分组合和变更，只要其在所附权利要求或其等效体的范围内即可。
权利要求
1.一种积分型A/D转换器，包含比较器，其将输入电压与具有斜坡波形的、电压值随着时间线性变化的基准电压进行比较；高阶位计数器，其通过使用比较器的输出信号的反转作为触发而开始工作或停止工作，并且通过以时钟信号的周期进行计数以输出高阶位；以及时间数字转换器，其对与通过延迟比较器的输出信号所获得的多个信号相对应的时钟信号的相位信息进行锁存，并对锁存值进行译码以输出相比于时钟周期具有更高分辨率的低阶位。
2.如权利要求1所述的积分型A/D转换器，其中，时间数字转换器包括延迟单元，其对比较器的输出信号进行延迟，并且所述延迟单元包括具有不同逻辑阈值的、并联连接至所述比较器的输出信号的供应线的多个反相器。
3.如权利要求1所述的积分型A/D转换器，其中，时间数字转换器包括延迟单元，其对比较器的输出信号进行延迟，并且所述延迟单元包括具有不同逻辑阈值电压的、并联连接至所述比较器的输出信号的供应线的多个比较器。
4.如权利要求1所述的积分型A/D转换器，其中，时间数字转换器包括延迟单元，其对比较器的输出信号进行延迟，并且所述延迟单元包括并联连接至所述比较器的输出信号的供应线的至少一个延迟元件。
5.如权利要求1所述的积分型A/D转换器，进一步包含 延迟锁定环DLL电路，其包括延迟线，其由相对于时钟输入级联连接的多个第一延迟元件形成，以及延迟环，其具有DLL功能，将输入时钟的相位与经由延迟线延迟了一个周期的时钟的相位进行比较，并且输出延迟并锁定的控制电压，其中，时间数字转换器包括延迟单元，其对比较器的输出信号进行延迟，并且所述延迟单元包括级联连接至所述比较器的输出信号的供应线的多个第二延迟元件， 其中DLL电路根据所述控制电压控制第二延迟元件的延迟量。
6.如权利要求5所述的积分型A/D转换器，其中，由具有与第一延迟元件相同配置的复制电路形成第二延迟元件。
7.一种积分型A/D转换方法，包含以下步骤由比较器将输入电压与具有斜坡波形的、电压值随着时间线性变化的基准电压进行比较；通过使用比较器的输出信号的反转作为触发而开始工作或停止工作，并且通过计数器以时钟信号的周期进行计数以输出高阶位；以及对与通过延迟比较器的输出信号所获得的多个信号相对应的时钟信号的相位信息进行锁存，并对锁存值进行译码以输出相比于时钟周期具有更高分辨率的低阶位。
8.一种固态成像器件，包含像素单元，其中进行光电转换的多个像素以矩阵状态安置；以及像素信号读取单元，其以多个像素为单位从像素单元进行像素信号的读取，其中，所述像素信号读取单元包括积分型模拟/数字(A/D)转换器，其将读取的模拟信号转换为数字信号以对应于像素的列布置，并且积分型A/D转换器包含比较器，其将输入电压与具有斜坡波形的、电压值随着时间线性变化的基准电压进行比较；高阶位计数器，其通过使用比较器的输出信号的反转作为触发而开始工作或停止工作，并通过以时钟信号的周期进行计数以输出高阶位；以及时间数字转换器，其对与通过延迟比较器的输出信号所获得的多个信号相对应的时钟信号的相位信息进行锁存，并对锁存值进行译码以输出相比于时钟周期具有更高分辨率的低阶位。
9. 一种相机系统，包含 固态成像器件；以及光学系统，其将被摄体图像成像于固态成像器件上， 其中，所述固态成像器件包含像素单元，其中进行光电转换的多个像素以矩阵状态安置；以及像素信号读取单元，其以多个像素为单位从像素单元进行像素信号的读取， 其中，所述像素信号读取单元包括积分型模拟/数字(A/D)转换器，其将读取的模拟信号转换为数字信号以对应于像素的列布置，并且积分型A/D转换器包含比较器，其将输入电压与具有斜坡波形的、电压值随着时间线性变化的基准电压进行比较；高阶位计数器，其通过使用比较器的输出信号的反转作为触发而开始工作或停止工作，并通过以时钟信号的周期进行计数以输出高阶位；以及时间数字转换器，其对与通过延迟比较器的输出信号所获得的多个信号相对应的时钟信号的相位信息进行锁存，并对锁存值进行译码以输出相比于时钟周期具有更高分辨率的低阶位。
全文摘要
在此公开积分型模数转换器与转换方法、固态成像器件和相机系统。所述积分型A/D转换器包含比较器，其将输入电压与具有斜坡波形的、电压值随着时间线性变化的基准电压进行比较；高阶位计数器，其通过使用比较器的输出信号的反转作为触发而开始工作或停止工作，并且通过以时钟信号的周期进行计数以输出高阶位；以及时间数字转换器，其对与通过延迟比较器的输出信号所获得的多个信号相对应的时钟信号的相位信息进行锁存，并对锁存值进行译码以输出相比于时钟周期具有更高分辨率的低阶位。
文档编号H04N5/225GK102271229SQ20111014560
公开日2011年12月7日 申请日期2011年6月1日 优先权日2010年6月1日
发明者宇井博贵, 犬塚纯一, 高取望, 高桥知宏 申请人:索尼公司