链路延迟处理方法及装置制造方法
【专利摘要】本发明提供了一种链路延迟处理方法及装置，该方法包括：同步信息处理器产生满足预定时序条件的源同步信号和终端同步信号；数据发送端将采用源同步信号标记的数据发送给数据接收端；延迟处理器对终端同步信号进行恒定延迟处理；数据接收端根据接收到的对数据进行标记的源同步信号，以及恒定延迟处理之后的终端同步信号，对数据发送端与数据接收端之间的链路延迟进行处理，通过本发明，解决了在相关技术中存在跨时钟域延迟存在抖动，从而多级跨时钟域时抖动不断积累造成抖动超范围，影响系统性能的问题，进而达到了对源端到终端的链路延迟抖动进行有效控制，甚至完全消除的效果。
【专利说明】链路延迟处理方法及装置
【技术领域】
[0001] 本发明涉及通信领域，具体而言，涉及一种链路延迟处理方法及装置。
【背景技术】
[0002] 在数据流的传输过程中，经常会遇到物理层模拟域传输、链路层多级跨时钟域传 输，从而导致链路的传输延迟具有不确定性。链路延迟的最大值与最小值的差值即为链路 延迟的抖动。部分系统，例如，无线分布式基站，对抖动有严格的指标要求，如果抖动超出范 围，可能导致系统工作不正常。
[0003] 因此，在相关技术中存在跨时钟域延迟存在抖动，从而多级跨时钟域时抖动不断 积累造成抖动超范围，影响系统性能的问题。
【发明内容】
[0004] 本发明提供了一种链路延迟处理方法及装置，以至少解决相关技术中存在跨时钟 域延迟存在抖动，从而多级跨时钟域时抖动不断积累造成抖动超范围，影响系统性能的问 题。
[0005] 根据本发明的一个方面，提供了一种链路延迟处理方法，该方法包括：同步信息处 理器产生满足预定时序条件的源同步信号和终端同步信号；数据发送端将采用所述源同步 信号标记的数据发送给数据接收端；延迟处理器对所述终端同步信号进行恒定延迟处理； 数据接收端根据接收到的对所述数据进行标记的所述源同步信号，以及恒定延迟处理之后 的终端同步信号，对所述数据发送端与所述数据接收端之间的链路延迟进行处理。
[0006] 优选地，所述同步信息处理器通过高速时钟产生满足所述预定时序条件的所述源 同步信号和所述终端同步信号。
[0007] 优选地，所述数据发送端将采用所述源同步信号标记的所述数据发送给所述数据 接收端包括：所述数据发送端在将所述源同步信号加入所述数据的随路帧头信号中之后， 将随路帧头信号中加入了所述源同步信号的数据发送给所述数据接收端；和/或，所述数 据发送端在将所述源同步信号与所述数据联合编码之后，将联合编码之后的数据发送给所 述数据接收端。
[0008] 优选地，所述预定时序条件为：采样源同步信号的时刻与采样终端同步信号的时 亥1J相同。
[0009] 优选地，所述预定时序条件为：所述源同步信号的间隔T_Sync_S满足以下条件 ： T_sync_s 为 T_S 的整数倍，T_sync_s> (T_Link_Delay_Max*f_source+2)，其中，f_source 为 所述数据发送端的源时钟的时钟频率，T_S为所述源同步信号的最小间隔，T_Link_Delay_ Max为所述数据发送端与所述数据接收端之间链路的最大延迟值，所述终端同步信号的间 隔T_sync_d满足以下条件：T_sync_d= (T_sync_s/T_S)*T_D，其中，T_D为所述终端同步信 号的最小间隔，
[0010] 延迟补偿深度 Delay_RAM_Depth 满足以下条件：Delay_RAM_Depth> ((T_Link_ Delay_Max_T_Link_Delay_Min) *f_destination+2)，其中，f_destination 为所述数据接收 端的终端时钟的时钟频率，Delay_RAM_Dept的整数倍等于T_sync_d。 toon] 优选地，所述数据接收端根据接收到的对所述数据进行标记的所述源同步信号、 以及恒定延迟处理之后的终端同步信号，对所述数据发送端与所述数据接收端之间的链路 延迟进行处理包括：根据所述源同步信号对随机存取存储器RAM读地址进行控制；根据恒 定延迟处理之后的所述终端同步信号对所述RAM写地址进行控制；根据所述RAM读写地址 对所述数据发送端与所述数据接收端之间的链路延迟进行处理。
[0012] 优选地，所述源同步信号、所述终端同步信号为以下至少之一：周期信号、单脉冲 信号。
[0013] 根据本发明的另一方面，提供了一种链路延迟处理装置，包括：同步信息处理器， 用于产生满足预定时序条件的源同步信号和终端同步信号；数据发送端，用于将采用所述 源同步信号标记的数据发送给数据接收端；延迟处理器，用于对所述终端同步信号进行恒 定延迟处理；数据接收端，用于根据接收到的对所述数据进行标记的所述源同步信号，以及 恒定延迟处理之后的终端同步信号，对所述数据发送端与所述数据接收端之间的链路延迟 进行处理。
[0014] 优选地，所述同步信息处理器，还用于通过高速时钟产生满足所述预定时序条件 的所述源同步信号和所述终端同步信号。
[0015] 优选地，所述数据发送端包括：第一发送模块，用于在将所述源同步信号加入所述 数据的随路帧头信号中之后，将随路帧头信号中加入了所述源同步信号的数据发送给所述 数据接收端；和/或，第二发送模块，用于在将所述源同步信号与所述数据联合编码之后， 将联合编码之后的数据发送给所述数据接收端。
[0016] 优选地，所述数据接收端包括：第一控制模块，用于根据所述源同步信号对随机存 取存储器RAM读地址进行控制；第二控制模块，用于根据恒定延迟处理之后的所述终端同 步信号对所述RAM写地址进行控制；处理模块，用于根据所述RAM读写地址对所述数据发送 端与所述数据接收端之间的链路延迟进行处理。
[0017] 通过本发明，采用同步信息处理器产生满足预定时序条件的源同步信号和终端同 步信号；数据发送端将采用所述源同步信号标记的数据发送给数据接收端；延迟处理器对 所述终端同步信号进行恒定延迟处理；数据接收端根据接收到的对所述数据进行标记的所 述源同步信号，以及恒定延迟处理之后的终端同步信号，对所述数据发送端与所述数据接 收端之间的链路延迟进行处理，解决了在相关技术中存在跨时钟域延迟存在抖动，从而多 级跨时钟域时抖动不断积累造成抖动超范围，影响系统性能的问题，进而达到了对源端到 终端的链路延迟抖动进行有效控制，甚至完全消除的效果。
【专利附图】
【附图说明】
[0018] 此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发 明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
[0019] 图1是根据本发明实施例的链路延迟处理方法的流程图；
[0020] 图2是根据本发明实施例的链路延迟处理装置的结构框图；
[0021] 图3是根据本发明实施例的链路延迟处理装置中数据发送端24的优选结构框 图；
[0022] 图4是根据本发明实施例的链路延迟处理装置中数据接收端28的优选结构框 图；
[0023] 图5是根据本发明优选实施例的链路延迟恒定装置的结构框图；
[0024] 图6是根据本发明优选实施例的链路延迟恒定装置中同步信息处理模块52的结 构框图；
[0025] 图7是根据本发明实施例的同步信息处理模块52产生的时钟、同步信号之间的时 序关系图；
[0026] 图8是根据本发明优选实施例的链路延迟恒定装置中终端处理模块56的结构框 图。
【具体实施方式】
[0027] 下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的 情况下，本申请中的实施例及实施例中的特征可以相互组合。
[0028] 在本实施例中提供了一种链路延迟处理方法，图1是根据本发明实施例的链路延 迟处理方法的流程图，如图1所示，该流程包括如下步骤：
[0029] 步骤S102,同步信息处理器产生满足预定时序条件的源同步信号和终端同步信 号，例如，该源同步信号、终端同步信号可以为以下至少之一：周期信号、单脉冲信号；
[0030] 步骤S104,数据发送端将采用上述源同步信号标记的数据发送给数据接收端；
[0031] 步骤S106,延迟处理器对终端同步信号进行恒定延迟处理；
[0032] 步骤S108,数据接收端根据接收到的对数据进行标记的源同步信号，以及恒定延 迟处理之后的终端同步信号，对数据发送端与数据接收端之间的链路延迟进行处理。
[0033] 通过上述步骤，通过采用源同步信号和终端同步信号，以及两者之间的时序关系， 实现对链路延迟恒定的控制，相对于相关技术中对于数据发送端与数据接收端之间时钟频 率不同导致延迟不固定，以及在存在多级跨时钟域时，延迟抖动累积导致影响系统性能，采 用上述对源同步信号以及终端同步信号的处理，根据两者所满足的时序关系，并不受多级 跨时钟的影响，有效地对数据发送端与数据接收端之间的延迟进行了固定，固定可以实现 完全消除延迟抖动。
[0034] 同步信息处理器产生源同步信号和终端同步信息的方式可以多种，优选地，该同 步信息处理器可以通过高速时钟产生满足预定时序条件的源同步信号和终端同步信号。其 中，该高速时钟的频率可以取决于数据发送端的输出源时钟频率与数据接收端的终端时钟 频率的公倍数,该高速时钟用于产生源时钟、终端时钟,源同步信号和终端同步信号也由该 高速时钟分步获得。采用高速时钟产生源同步信号和终端同步信号的方法较为简便。
[0035] 在产生源同步信号和终端同步信号之后，在源同步信号用于标记从源端发送到终 端的数据，终端同步信号经过延迟处理器进行处理，而后根据对这两者的处理实现对数据 发送端与数据接收端之间链路的延迟固定。较优地，数据发送端将采用源同步信号标记的 数据发送给数据接收端时，可以采用多种方式，即将源同步信号与数据进行绑定可以采用 多种方式，例如，数据发送端可以在将源同步信号加入数据的随路帧头信号中，而后将随路 帧头信号中加入了源同步信号的数据发送给数据接收端；又例如，数据发送端也可以在将 源同步信号与数据进行联合编码，而后，将联合编码之后的数据发送给数据接收端。
[0036] 需要说明的是，源同步信号与终端同步信号所满足的预定时序条件为：采样源同 步信号的时刻与采样终端同步信号的时刻相同，即用于实现数据发送端与数据接收端之 间链路延迟的源同步信号与终端同步信号的首尾对齐，较优地，该预定时序条件可以采用 以下参数来进行说明。预定时序条件为：源同步信号的间隔T_sync_ s满足以下条件：T_ sync_s 为 T_S 的整数倍，T_sync_s>(T_Link_Delay_Max*f_source+2)，其中，f_source 为 数据发送端的源时钟的时钟频率，T_S为源同步信号的最小间隔，T_Link_Delay_Max为数 据发送端与数据接收端之间链路的最大延迟值，终端同步信号的间隔1'_^11(3_(1满足以下 条件 ：T_sync_d= (T_sync_s/T_S)*T_D，其中，T_D为终端同步信号的最小间隔，延迟补偿 深度 Delay_RAM_Depth 满足以下条件：Delay_RAM_Depth> ((T_Link_Delay_Max_T_Link_ Delay_Min)*f_destination+2)，其中，f_destination为数据接收端的终端时钟的时钟频 率，Delay_RAM_Dept 的整数倍等于 T_sync_d。
[0037] 数据接收端在接收到采用源同步信号进行标记的数据和进行了恒定延时处理的 终端同步信号之后，根据接收到的对数据进行标记的源同步信号、以及恒定延迟处理之后 的终端同步信号，对数据发送端与数据接收端之间的链路延迟进行处理可以采用多种处理 方式，较优地，在此介绍随机存取存储器RAM的处理方式，首先，根据源同步信号对随机存 取存储器RAM读地址进行控制，例如，当该源同步信号为高电平时，将RAM写地址进行清零， 当每存入一个有效数据，RAM写地址加一，直到末地址，再跳转至零地址；根据恒定延迟处 理之后的终端同步信号对RAM写地址进行控制，例如，当终端同步信号为高电平时，读地址 清零，每读出一个有效数据，读地址加一，直到末地址，再跳转至零地址；根据上述RAM读写 地址对数据发送端与数据接收端之间的链路延迟进行处理。
[0038] 在本实施例中还提供了一种链路延迟处理装置，该装置用于实现上述实施例及优 选实施方式，已经进行过说明的不再赘述。如以下所使用的，术语"模块"可以实现预定功 能的软件和/或硬件的组合。尽管以下实施例所描述的装置较佳地以软件来实现，但是硬 件，或者软件和硬件的组合的实现也是可能并被构想的。
[0039] 图2是根据本发明实施例的链路延迟处理装置的结构框图，如图2所示，该装置包 括同步信息处理器22、数据发送端24、延迟处理器26和数据接收端28,下面对该装置进行 说明。
[0040] 同步信息处理器22,用于产生满足预定时序条件的源同步信号和终端同步信号； 数据发送端24,连接至上述同步信息处理器22,用于将采用源同步信号标记的数据发送给 数据接收端；延迟处理器26,连接至上述同步信息处理器22,用于对终端同步信号进行恒 定延迟处理；数据接收端28,连接至上述数据发送端24和延迟处理器26,用于根据接收到 的对数据进行标记的源同步信号，以及恒定延迟处理之后的终端同步信号，对数据发送端 与数据接收端之间的链路延迟进行处理。
[0041] 优选地，上述同步信息处理器22,还用于通过高速时钟产生满足预定时序条件的 源同步信号和终端同步信号。
[0042] 图3是根据本发明实施例的链路延迟处理装置中数据发送端24的优选结构框图， 如图3所示，该数据发送端24包括：第一发送模块32和/或第二发送模块34,下面对该数 据发送端24进行说明。
[0043] 第一发送模块32,用于在将源同步信号加入数据的随路帧头信号中之后，将随路 帧头信号中加入了源同步信号的数据发送给数据接收端；和/或，第二发送模块34,用于在 将源同步信号与数据联合编码之后，将联合编码之后的数据发送给数据接收端。
[0044] 图4是根据本发明实施例的链路延迟处理装置中数据接收端28的优选结构框图， 如图4所示，该数据接收端28包括：第一控制模块42、第二控制模块44和处理模块46,下 面对该数据接收端28进行说明。
[0045] 第一控制模块42,用于根据源同步信号对随机存取存储器RAM读地址进行控制； 第二控制模块44,用于根据恒定延迟处理之后的终端同步信号对RAM写地址进行控制；处 理模块46,连接至上述第一控制模块42和第二控制模块44,用于根据RAM读写地址对数据 发送端与数据接收端之间的链路延迟进行处理。
[0046] 在相关技术中，跨时钟域如后两个时钟的频率相位不固定，导致跨时钟域延迟存 在抖动，而多级跨时钟域会使延迟抖动不断累积，可能造成链路的延迟抖动超出系统指标。 针对上述问题，在相关技术中针对语音信号在两个终端系统之间传输提出了一种低抖动控 制方法，是一种系统解决方案，且抖动指标是针对语音信号的。但上述方法并不能完全解 决跨时钟延迟抖动的问题。而在本实施例中的链路处理延迟抖动，指标为clock级。在本 实施例中用到的源同步信号与一般电路的帧头信号比较类似，是给发送端的数据进行打标 记，让接收端知道数据的起点，而终端同步信号是一般电路中没有的，利用源同步信号与终 端同步信号的特定时序关系，完成对链路延迟恒定的控制。通过上述实施例及优选实施方 式可以将链路延迟抖动完全消除，在降低实现复杂度的条件下，可以将链路的延迟抖动控 制在一个终端时钟周期内。下面对本发明的优选实施例进行说明。
[0047] 在本实施例中，首先在数据的源端加入同步信息，同步信息与数据流绑定传输，在 经过多级跨时钟域后，最后在终端时钟域进行延迟补偿，延迟补偿时需要系统提供固定延 迟的终端同步信息，从而到达链路延迟固定的目的。
[0048] 图5是根据本发明优选实施例的链路延迟恒定装置的结构框图，如图5所示，该装 置包括同步信息处理模块52 (同上述同步信息处理器22)、源端处理模块54 (同上述数据 发送端24)和终端处理模块56 (同上述数据接收端28)，下面对该装置进行说明。
[0049] 同步信息处理模块52,负责产生源时钟（clk_s)、源同步信号（sync_S)、终端时钟 (clk_d)、终端同步信号（sync_d)。源端处理模块54,用于完成将源同步信号与数据流的绑 定。终端处理模块56,用于完成随路同步信号解析，延迟补偿功能。其中，源端处理模块54 与终端处理模块56之间为链路经过的多级跨时钟域，各路数据流的路径可能不一样。下面 针对各个模块分别进行说明。
[0050] 图6是根据本发明优选实施例的链路延迟恒定装置中同步信息处理模块52的结 构框图，如图6所示，该同步信息处理模块52是完成延迟恒定装置的控制中心，用于产生源 时钟（clk_s)、源同步信号（sync_s)、终端时钟（clk_d)、终端同步信号（sync_d)，较优地， 同步信息处理模块52产生的上述时钟与信号可以由高速时钟（High Speed Clock)来实现， 其中，该高速时钟可以来自同步信息处理模块52的外部，也可以跟据参考时钟倍频得到， 高速时钟的频率取决于输出源时钟频率与终端时钟频率的公倍数。源同步信号和终端同步 信号也都是由高速时钟分频得到，但这两个信号可以是周期信号、也可以是单脉冲信号。
[0051] 需要说明的是，同步信息处理模块52产生的源时钟、源同步信号、终端时钟、终端 同步信号可以满足预定的条件，例如，可以满足图7所示的时序。图7是根据本发明实施例 的同步信息处理模块52产生的时钟、同步信号之间的时序关系图，如图7所示，源时钟和终 端时钟在一个时刻点可以完全对齐，这样的时刻点具有周期性。源同步信号和终端同步信 号的产生可能不在同一时刻，源同步信号的脉冲宽度为源时钟的一个周期，终端同步信号 的脉冲宽度为终端时钟的一个周期，要保证源时钟采样源同步信号的时刻与终端时钟采样 终端同步信号的时刻为同一时刻，且两个同步信号需要满足各自时钟的建立保持时间。T_S 表示源同步信号的最小间隔，单位为源时钟的时钟周期。源同步信号之间间隔为T_S的整 数倍；T_D表示终端同步信号的最小间隔，单位为终端时钟的时钟周期，终端同步信号之间 间隔为T_D的整数倍。产生的终端同步信号需要经过延迟单元后，送给终端处理模块。延 迟单元延迟值的大小即为链路控制的恒定延迟。
[0052] 源端处理模块54,用于完成将源同步信号与源端的数据流绑定功能。绑定的方式 有多种，例如，可以是加入随路帧头信号，也可以经过适当的编码规则，将源同步信号与数 据流合起来编码。多路数据流都需要与源同步信号进行绑定。绑定后的数据流在终端必须 要能够解析出源同步信号与源端输入的数据流。
[0053] 终端处理模块56,用于完成源同步信息提取，延迟补偿功能，图8是根据本发明优 选实施例的链路延迟恒定装置中终端处理模块56的结构框图，如图8所示，对于每一路数 据在终端处理模块56都要进行延迟补偿，较优地，可以采用RAM进行缓存。每一路缓存RAM 的写地址是独立的，受该路数据流中解析的源同步信息控制，当该源同步信息为高电平时， 将RAM写地址进行清零，当每存入一个有效数据，RAM写地址加一，直到末地址，再跳转至零 地址。所有RAM的读地址是统一控制的，当终端同步信息为高电平时，读地址清零，每读出 一个有效数据，读地址加一，直到末地址，再跳转至零地址。
[0054] 下面针对上述实施例及优选实施方式中所提到的数值进行说明，例如，需要确定 以下三个值，源同步信号的间隔，记为T_sync_ S，单位为源时钟的时钟周期；终端同步信号 的间隔，记为T_sync_d，单位为终端时钟的时钟周期；延迟补偿RAM (Delay RAM)的深度， 记为 Delay_RAM_Depth。
[0055] 在实际传输时，多条链路的延迟值的集合记为T_Link_Delay，单位为秒（S)，该集 合包含每条链路可能的所有延迟值，这个延迟值集合的范围是可以估计出来的，集合中最 小的延迟值记为T_Link_Delay_Min，集合中最大的延迟值记为T_Link_Delay_Max。
[0056] T_sync_s 需要满足两个条件，T_sync_s 为 T_S 的整数倍；T_sync_s>(T_Link_ Delay_Max*f_source+2)，其中f_source表不源时钟的时钟频率。
[0057] T_sync_s 确定以后，T_sync_d 也就确定了，T_sync_d= (T_sync_s/T_S) *T_D。
[0058] Delay_RAM_Depth 也必须满足两个条件，Delay_RAM_Depth> ((T_Link_Delay_ Max_T_Link_Delay_Min)*f_destination+2)，其中 f_destination 表不终端时钟的时钟频 率；Delay_RAM_Dept的整数倍必须等于T_sync_d。
[0059] 通过上述实施例及优选实施方式，在同步信息处理模块52中，如果能够严格产生 图7所需的时序，根据上述方法则可以完全消除源端到终端的链路延迟抖动。如果不能严 格产生所需的时序，则源同步信号与终端同步信号之间延迟的变化值，决定了整个链路延 迟的变化值。在单比特跨时钟域处理时，所能产生的延迟误差就是接收端时钟的一个周期。 也就是说，根据上述方法，在最差的情况下，也可以将整个链路的延迟误差控制在一个终端 时钟周期之内。因而有效地解决了目前链路抖动无法控制的问题。
[0060] 显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用 的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成 的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储 在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示 出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或 步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。
[0061] 以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技 术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1. 一种链路延迟处理方法，其特征在于，包括： 同步信息处理器产生满足预定时序条件的源同步信号和终端同步信号； 数据发送端将采用所述源同步信号标记的数据发送给数据接收端； 延迟处理器对所述终端同步信号进行恒定延迟处理； 数据接收端根据接收到的对所述数据进行标记的所述源同步信号，以及恒定延迟处理 之后的终端同步信号，对所述数据发送端与所述数据接收端之间的链路延迟进行处理。
2. 根据权利要求1所述的方法，其特征在于， 所述同步信息处理器通过高速时钟产生满足所述预定时序条件的所述源同步信号和 所述终端同步信号。
3. 根据权利要求1所述的方法，其特征在于，所述数据发送端将采用所述源同步信号 标记的所述数据发送给所述数据接收端包括： 所述数据发送端在将所述源同步信号加入所述数据的随路帧头信号中之后，将随路帧 头信号中加入了所述源同步信号的数据发送给所述数据接收端；和/或， 所述数据发送端在将所述源同步信号与所述数据联合编码之后，将联合编码之后的数 据发送给所述数据接收端。
4. 根据权利要求1所述的方法，其特征在于，所述预定时序条件为： 采样源同步信号的时刻与采样终端同步信号的时刻相同。
5. 根据权利要求1所述的方法，其特征在于，所述预定时序条件为： 所述源同步信号的间隔T_sync_s满足以下条件：T_sync_s为T_S的整数倍，T_sync_ s> (T_Link_Delay_Max*f_source+2)，其中，f_source为所述数据发送端的源时钟的时钟频 率，T_S为所述源同步信号的最小间隔，T_Link_Delay_Max为所述数据发送端与所述数据 接收端之间链路的最大延迟值， 所述终端同步信号的间隔T_sync_d满足以下条件：T_sync_d= (T_sync_s/T_S)*T_D, 其中，T_D为所述终端同步信号的最小间隔， 延迟补偿深度 Delay_RAM_Depth 满足以下条件：Delay_RAM_Depth>((T_Link_Delay_ Max_T_Link_Delay_Min) *f_destination+2)，其中，f_destination 为所述数据接收端的终 端时钟的时钟频率，Delay_RAM_Dept的整数倍等于T_sync_d。
6. 根据权利要求1所述的方法，其特征在于，所述数据接收端根据接收到的对所述数 据进行标记的所述源同步信号、以及恒定延迟处理之后的终端同步信号，对所述数据发送 端与所述数据接收端之间的链路延迟进行处理包括： 根据所述源同步信号对随机存取存储器RAM读地址进行控制； 根据恒定延迟处理之后的所述终端同步信号对所述RAM写地址进行控制； 根据所述RAM读写地址对所述数据发送端与所述数据接收端之间的链路延迟进行处 理。
7. 根据权利要求1所述的方法，其特征在于，所述源同步信号、所述终端同步信号为以 下至少之一： 周期信号、单脉冲信号。
8. -种链路延迟处理装置，其特征在于，包括： 同步信息处理器，用于产生满足预定时序条件的源同步信号和终端同步信号； 数据发送端，用于将采用所述源同步信号标记的数据发送给数据接收端； 延迟处理器，用于对所述终端同步信号进行恒定延迟处理； 数据接收端，用于根据接收到的对所述数据进行标记的所述源同步信号，以及恒定延 迟处理之后的终端同步信号，对所述数据发送端与所述数据接收端之间的链路延迟进行处 理。
9. 根据权利要求8所述的装置，其特征在于， 所述同步信息处理器，还用于通过高速时钟产生满足所述预定时序条件的所述源同步 信号和所述终端同步信号。
10. 根据权利要求8所述的装置，其特征在于，所述数据发送端包括： 第一发送模块，用于在将所述源同步信号加入所述数据的随路帧头信号中之后，将随 路帧头信号中加入了所述源同步信号的数据发送给所述数据接收端；和/或， 第二发送模块，用于在将所述源同步信号与所述数据联合编码之后，将联合编码之后 的数据发送给所述数据接收端。
11. 根据权利要求8所述的装置，其特征在于，所述数据接收端包括： 第一控制模块，用于根据所述源同步信号对随机存取存储器RAM读地址进行控制； 第二控制模块，用于根据恒定延迟处理之后的所述终端同步信号对所述RAM写地址进 行控制； 处理模块，用于根据所述RAM读写地址对所述数据发送端与所述数据接收端之间的链 路延迟进行处理。
【文档编号】H04L7/00GK104158646SQ201310178319
【公开日】2014年11月19日 申请日期:2013年5月14日 优先权日:2013年5月14日
【发明者】高贞, 郝鹏, 黄灿, 杨丽宁 申请人:中兴通讯股份有限公司