成像装置的制作方法

本发明涉及成像领域，特别地涉及一种成像装置。

背景技术：

cmos图像传感器已经广泛地应用在许多产品中。这些产品包括手机、平板电脑、汽车以及安防监控系统等。在很多应用中(例如:工业相机或机器视觉等)，由于物体的高速运动和图像识别算法方面的需求，需要对于高速运动的物体不失真的抓拍。传统的卷帘快门式(rollingshutter)cmos图像传感器，因为其读取是逐行式的，会对高速运动的物体会产生布丁效应(jell-oeffect)，出现图像会产生扭曲，所以需用使用全局快门(globalshutter)。

技术实现要素：

针对现有技术中存在的问题，根据本发明的一个方面，提出一种成像装置，包括：像素阵列，其包括排列成行和列的多个像素；其中，至少一个像素包括：第一电容，其经配置以存储重置信号；以及第二电容，其经配置以存储像素信号；多个列电路，其中，至少一个列电路从第一电容读取重置信号，从第二电容读取像素信号，并产生重置信号与像素信号的差。

如上所述的装置，其中所述像素经配置以在第一电容存储重置信号后在第二电容中存储像素信号。

如上所述的装置，其中所述像素进一步包括输出晶体管，其连接在像素的输出晶体管和接地之间。

如上所述的装置，其中所述像素进一步包括输出源极跟随晶体管，其连接在第一电容和第二电容的输出与行选择晶体管。

如上所述的装置，其中所述像素依次包括：第一间隔层、第一晶片、第二间隔层、和第二晶片。

如上所述的装置，其中所述像素包括多个微透镜，其位于第一间隔层上。

如上所述的装置，其中第一晶片包括多个光电二极管；第二晶片包括所述像素的至少一部分电路。

如上所述的装置，其中第二晶片包括第一电容和第二电容。

如上所述的装置，其中第二间隔层中包括像素内连接结构，其将位于第一晶片中的至少一个光电二极管与位于第二晶片中的所述像素的至少一部分电路相互电连接。

如上所述的装置，其中第一间隔层包括多个滤镜，至少一个滤镜位于微透镜与光电二极管之间。

附图说明

下面，将结合附图对本发明的优选实施方式进行进一步详细的说明，其中：

图1是一种成像装置的结构的示意图；

图2是表示了一种代表性像素结构的示意图；

图3是表示了一种代表性像素结构的示意图；

图4是现有的全局快门图像传感器像素架构示意；

图5是现有的全局快门图像传感器的信号读出时序示意图；

图6是根据本发明的一个实施例的像素结构示意图；

图7是根据本发明的一个实施例的像素操作时序图；

图8是根据本发明的一个实施例的像素结构示意图；以及

图9是根据本发明的另一个实施例的像素结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。

术语“像素”一词指含有感光器件或用于将电磁信号转换成电信号的其他器件的电子元件。为了说明的目的，图1描述了一种代表性成像装置，其包含一个像素阵列。图2中描述一种代表性的像素，并且像素阵列中的所有像素通常都将以类似的方式制造。

图1表示了一种成像装置的结构的示意图。图1所示的成像装置100，例如cmos成像装置，包括像素阵列110。像素阵列110包含排列成行和列的多个像素。像素阵列110中每一列像素由列选择线全部同时接通，且每一行像素分别由行选择线选择性地输出。每一像素具有行地址和列地址。像素的列地址对应于由列解码和驱动电路120驱动的行选择线，而像素的行地址对应于由行解码和驱动电路130驱动的行选择线。控制电路140控制列解码和驱动电路120和行解码和驱动电路130以选择地读出像素阵列中适当的行和列对应的像素输出信号。

像素输出信号包括像素重设信号vrst和像素图像信号vsig。像素重设信号vrst代表重设感光器件(如光电二极管)的浮动扩散区域时从浮动扩散区域获得的信号。像素图像信号vsig代表由感光器件所获取的代表图像的电荷转移到浮动扩散区域后所获得的信号。像素重设信号vrst和像素图像信号vsig均由行采样和保持电路150读取，并经过差动放大器160相减。差动放大器160所输出的vrst-vsig信号即表示感光器件所获取的图像信号。该图像信号经过模数转换器adc170后转换为数字信号，然后由图像处理器180进行进一步处理，以输出数字化的图像。

图2是表示了一种代表性像素结构的示意图。图2的像素200包括光电二极管202，转移晶体管204，重设晶体管206，源极跟随晶体管208和行选择晶体管210。光电二极管202连接到转移晶体管204的源极。转移晶体管204由信号tx控制。当tx控制转移晶体管至“on”状态时，光电二极管中积累的电荷被转移到存储区域21中。同时，光电二极管202被重设。源极跟随晶体管208的栅极连接到存储区域21。源极跟随晶体管208放大从存储区域21接收的信号。重设晶体管206源极也连接到存储区域21。重设晶体管206由信号rst控制，用来重设存储区域21。像素200还进一步包括由行选择晶体管210。行选择晶体管210由信号rowsel控制，将源极跟随晶体管208放大的信号输出到输出线vout。

图3也是表示了一种代表性像素结构的示意图。图3并不是抽象的电路逻辑关系示意图，而是具体的半导体结构示意图。图3所述的像素300包括了光电二极管302作为感光器件。像素300包括转移栅极303，其与光电二极管302和存储区域，即浮动扩散区域304一起形成转移晶体管。像素300还包括重设栅极305，其连接在浮动扩散区域304和有源区域306之间，以重设浮动扩散区域304。有源区域306连接到电极源vaa。像素300还包括源极跟随栅极307，其连接在有源区域306和308之间，形成源极跟随晶体管，并且源极跟随栅极307通过电连接347电耦合到浮动扩散区域304。像素300进一步包括行选择晶体管栅极309，其连接在有源区域308和作为像素输出端的有源区域310之间，形成行选择晶体管。

上述晶体管的源极区/漏极区、浮动扩散区、在栅极下一级在源极/漏极区之间的沟道区、和光电二极管因其掺杂性而定义为有源区域，其与栅极结构相结合而定义有源电子装置。

针对现有技术中存在的问题，本发明提出了一种基于列并行读取架构的电路结构。

图4是现有的全局快门图像传感器像素架构示意。图5是现有的全局快门图像传感器的信号读出时序示意图。参考图4和图5，在传统的像素架构的基础上，每个像素中增加了全局快门晶体管401，其经配置而由全局快门(gs)信号控制。全局快门晶体管401连接到光电二极管202，从而在gs信号的控制下，控制光电二极管402的曝光时间。由于在现有的全局快门图像传感器中由gs信号控制的像素曝光和由tx信号控制的读取都是全局式的，因此，在时序上在积分结束时(即光电二极管曝光结束时)，tx全局打开，信号先存储在fd的电容上。参考图5，在信号读出时，行选择信号rs打开，像素信号(即signal信号)先被读出；然后rst信号重置fd的电压，然后重置信号(即reset信号)再被读出。因为像素信号的读取发生在rst信号重置fd之前，因此，这两次读出不是完全意义上的相关。这样在后续阶段的反相关操作中，噪声无法完全消掉。因此，传统全局快门图像传感器所获得的图像的信噪比下降。

图6是根据本发明的一个实施例的像素结构示意图。图6中各个元件与图2中的对应元件的功能类似，在此对于二者之间的区别之处重点说明如下。如图6所示，像素600中在现有的像素架构基础上增加了用来存储reset信号的电容crst和用来存储signal信号的电容csig。由此，rst信号重置fd区域之后的reset和signal信号将被分别保存在电容crst和csig中，以保证这两个信号的相关性。因为有了电容crst和csig这两个存储单元，在全局曝光结束时像素可以以全相关采样的时序来读取。这两个信号会在后续的列读取电路中相互做减法，已达到相关双采样cds(correlateddoublesampling)的效果。

根据本发明的一个实施例，像素600进一步包括输出晶体管620，其连接在源极跟随晶体管608和接地之间，由偏压控制信号bias_crtl控制。当reset和signal信号被读取并存储到电容crst和csig中时，输出晶体管620为截止状态，保证信号的存储。在此之后，输出晶体管620将源极跟随晶体管608的输出接地，以减少reset和signal信号被读出时的干扰，并保证自动清零。

根据本发明的一个实施例，像素600进一步包括输出源极跟随晶体管630，其连接在电容crst和csig的输出与行选择晶体管610之间，形成行输出电路，以提供输出信号。

根据本发明的一个实施例，像素600进一步包括重置存储开关s_rst和重置读出开关r_rst；其中重置存储开关s_rst连接在源极跟随晶体管608的输出与重置存储电容crst之间，重置读出开关r_rst连接在重置存储电容crst与输出源极跟随晶体管630之间。

根据本发明的一个实施例，像素600进一步包括像素信号存储开关s_sig和像素信号读出开关s_sig；其中像素信号存储开关s_sig连接在源极跟随晶体管608的输出与信号存储电容csig之间，像素信号读出开关r_sig连接在信号存储电容csig与输出源极跟随晶体管630之间。

图7是根据本发明的一个实施例的像素采样和读取的信号时序图。参考图6和图7，在全局快门期间，即重置信号reset和像素信号signal的存储期间，总体而言，这一过程与现有的重置信号reset和像素信号signal的读取过程类似，只是读取的结果并未经由输出线输出而是存储到了各自的电容crst和csig中。具体而言，rst信号重置fd区域，产生reset信号；此时srst为高而ssig为低，reset信号被存储在crst中；接下来，tx信号为高，光电二极管的电荷转移到fd区域，产生signal信号；此时，ssig为高而srst为低，signal信号被存储到csig中。

在逐行信号读取(滚动读取)期间，首先，rrst为高而rsig信号为低，仅crst与cin连接。并且，在rrst为高的期间，eq同时为高，这意味着列放大器处于自动清零(auto-zeroing)阶段。

图8是根据本发明的一个实施例的像素结构示意图。如图所示，像素800包括光电二极管(pd)801，多个三极管802和803，以及互联结构811-813。本领域技术人员应当理解，图8中仅仅示意性地示出了各个元件的位置和布局。详细的功能和连接关系的说明请参考图1到图6中示出内容。根据本发明的一个实施例，像素800还进一步包括电容c_sig804和c_rst805，以及互联结构814。由于电容的布置会占据较大的面积，因此用于感光的光电二极管pd的面积被迫缩小，由此可能会影响像素的感光性能。

图9是根据本发明的另一个实施例的像素结构示意图。如图所示，像素900依次包括第一间隔层903、第一晶片(pd晶片)904、第二间隔层905、和第二晶片(电路晶片)906。根据本发明的一个实施例，像素900进一步包括微透镜901，其位于第一间隔层上。进一步地，第一间隔层包括多个滤镜902，其可能具有红、绿、蓝三种颜色。第一晶片904包括多个光电二极管(pd)907；滤镜902处于微透镜901和pd907之间。第二晶片906包括像素的电路结构909，其至少包括电容c_sig和c_rst以及其他的三极管和互联结构。第二间隔层905中包括像素内连接结构908，其将光电二极管pd与电路结构909相互电连接。由此，像素900实现了一种3d立体的层状结构。将面积较大的电容c_sig和c_rst转移到位于底层的第二晶片，节省了第一晶片上的面积，使得光电二极管pd可以具有尽可能大的面积，由此提高整个像素感光能力。根据本发明的一个实施例，第一间隔层903和第二间隔层905可以是二氧化硅。像素内连接结构908可以是金属或者多晶硅。

上述实施例仅供说明本发明之用，而并非是对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明范围的情况下，还可以做出各种变化和变型，因此，所有等同的技术方案也应属于本发明公开的范畴。