锁存器电路及基于其的双倍数据速率解码装置的制作方法

本申请要求2015年11月9日提交的第10-2015-0156608号韩国专利申请的优先权，其通过引用整体合并于此。

技术领域

本发明的各种实施例总体而言涉及一种适用于对诸如CMOS图像传感器的装置中的地址进行移位的解码装置，更具体地，涉及一种锁存器电路和基于锁存器电路来实施的双倍数据速率解码装置。

背景技术：

CMOS图像传感器(CIS)使用半导体材料的响应入射光的性质来捕捉图像。CMOS图像传感器可以包括多个像素的阵列，多个像素中的每个像素可以具有图像感测元件(诸如光电二极管)和多个晶体管。CMOS图像传感器可以产生与入射光相对应的电图像信号。

图1是典型的CMOS图像传感器100的框图。

参见图1，CMOS图像传感器100可以包括：像素阵列，适用于将入射光能量转变成电能量；相关双采样(CDS)/列解码器120，适用于去除固定模式的噪声并沿列方向对地址进行解码；具有可编程增益放大器(PGA/ADC)的模数转换器130，适用于调节模拟图像信号的强度以及将模拟图像信号转换成数字图像信号；行解码器140，适用于沿行方向对地址进行解码；行驱动器150，适用于响应于行地址而驱动像素阵列中的行；以及控制器160，适用于控制以上所有电路。

像素阵列110可以包括像素传感器，在图2中示出了一个像素传感器。像素阵列110中的每个像素可以通过行解码器140和CDS/列解码器120来寻址。

图2是传统CMOS图像传感器中的单位像素的电路图。

图2中所示的单位像素200可以包括光电二极管210和四个晶体管：传送晶体管Tx、复位晶体管Rx、驱动晶体管Dx和选择晶体管Sx。在这四个晶体管之中，传送晶体管Tx可以将光电二极管210中产生的光电荷传送给浮置扩散节点A。复位晶体管Rx可以将储存在浮置扩散节点A中的电荷放电以检测下一信号，以及可以读出复位的电压电平。驱动晶体管Dx可以连接至源极跟随器，源极跟随器适用于驱动采样/保持电路来在像素与图1的PGA/ADC 130之间接口，以接收像素的输出信号而不使来自像素的信号失真。选择晶体管Sx可以访问像素使得像素电压被逐行地读出。剩余的晶体管可以为通过像素偏置电压来驱动的负载晶体管LD。

图2中所示的单元像素200可以如下地操作。

首先，复位晶体管Rx和传送晶体管Tx可以导通，然后截止。随后，选择晶体管Sx可以导通，以及复位电压可以被读出。之后，可以通过使传送晶体管Tx导通来读出信号，使得光电二极管210中在特定时间内产生的光电荷可以被传送给浮置扩散节点A。信号电压与复位电压之间的电平差可以为与在特定时间内入射的光相对应的像素的输出信号。

图3示出传统行解码器140的电路图。

对于每一行，复位门信号RSi-RSi+7、传送门信号TFi-TFi+7和选择门信号SLi-SLi+7可以从行地址信号Ai-Ai+7、复位信号Rx、传送信号Tx和选择信号SEL的组合来产生。例如，当选择行地址的信号输入时，可以通过行解码器来产生和输出针对与行地址相对应的行的复位门信号RSi-RSi+7、传送门信号TFi-TFi+7和选择门信号SLi-SLi+7。

所描述的传统地址解码方案可以使用输入地址来选择期望线，但是其缺点在于：CMOS图像传感器的尺寸需要足够大以容纳多个地址线。

此外，需要基于锁存器的解码装置以通过单个地址来便于有效的通道选择，基于锁存器的解码装置在单个时钟周期操作两次以启用双倍数据速率(DDR)操作。

技术实现要素：

本发明的各种实施例针对一种接收下一级的负输出作为反馈输入的锁存器电路。

此外，本发明的各种实施例针对一种基于锁存器电路而实施的双倍数据速率(DDR)解码装置，该双倍数据速率解码装置在单个时钟周期处操作两次以使DDR操作成为可能。

根据本发明的实施例，一种锁存器电路可以包括：反馈输入单元，适用于使用移位时钟和下一锁存器级的输出作为输入；以及锁存单元，适用于根据移位时钟的状态来保持数据。

当下一锁存器级的输出变成高电平时，反馈输入单元可以接收下一锁存器级的负输出，以及根据移位时钟来将当前锁存器级的输出变成低电平。

前一锁存器级的移位时钟的相位可以被布置为与当前锁存器级的移位时钟的相位相反，以及当前锁存器级的移位时钟的相位可以被布置为与下一锁存器级的移位时钟的相位相反。

根据本发明的另一实施例，一种双倍数据速率解码装置可以包括交替地布置的多个正边沿触发锁存器和多个负边沿触发锁存器，其中，当前锁存器级每在移位时钟的半个周期就将前一锁存器级的输出移位至下一锁存器级，并由于所述多个正边沿触发锁存器与所述多个负边沿触发锁存器的交替布置而以双倍数据速率操作。

双倍数据速率解码装置还可以包括起始锁存器，其中，起始锁存器包括：反馈输入单元，适用于使用移位时钟和下一锁存器级的输出作为输入；以及锁存单元，适用于根据移位时钟的状态来保持数据。

双倍数据速率解码装置还可以包括多个中间锁存器，其中，中间锁存器中的每个包括：输入单元，适用于使用移位时钟和前一锁存器级的输出作为输入；反馈输入单元，适用于使用移位时钟和下一锁存器级的输出作为输入；以及锁存单元，适用于根据移位时钟的状态来保持数据。

当下一锁存器级的输出变成高电平时，反馈输入单元可以接收下一锁存器级的负输出，以及根据移位时钟来将当前锁存器级的输出变成低电平。

在本发明的又一个实施例中，一种双倍数据速率解码装置可以包括：移位单元，包括交替地布置的多个正边沿触发锁存器和多个负边沿触发锁存器，以每在移位时钟的半个周期就将脉冲信号移位，且适用于由于所述多个正边沿触发锁存器与所述多个负边沿触发锁存器的交替布置而以双倍数据速率操作；以及解码单元，适用于对每在半个周期就通过移位单元来移位和输出的脉冲信号进行解码。

双倍数据速率解码装置还可以包括适用于从解码单元选择性地输出解码信号的选择单元。

选择单元可以在数据脉冲信号的预设间隔中选择性地输出解码信号。

选择单元可以包括用于对来自解码单元的解码信号与来自外部控制器的输出使能信号执行与运算的多个与门。

移位单元可以包括：第一锁存器，具有设置输入端子，且适用于经由其反相时钟端子从时钟控制器接收移位时钟，以及经由其第二输入端子接收下一锁存器级的负输出；第(n-1)锁存器，具有复位输入端子，且适用于经由其时钟端子或反相时钟端子接收移位时钟，经由其第一输入端子接收第一锁存器的正输出，以及经由其第二输入端子接收下一锁存器级的负输出；以及第n锁存器，具有复位输入端子，且适用于经由其反相时钟端子接收移位时钟，以及经由其第一输入端子接收第(n-1)锁存器的正输出。

移位单元还可以包括起始锁存器，起始锁存器包括：反馈输入单元，适用于使用移位时钟和下一锁存器级的输出作为输入；以及锁存单元，适用于根据移位时钟的状态来保持数据。

移位单元可以包括多个中间锁存器，所述多个中间锁存器中的每个包括：输入单元，适用于使用移位时钟和前一锁存器级的输出作为输入；反馈输入单元，适用于使用移位时钟和下一锁存器级的输出作为输入；以及锁存单元，适用于根据移位时钟的状态来保持数据。

当下一锁存器级的输出变成高电平时，反馈输入单元可以接收下一锁存器级的负输出，以及根据移位时钟来将当前锁存器级的输出变成低电平。

解码单元可以包括多个与门，所述多个与门中的每个适用于对移位单元中的两个相邻锁存器的正输出执行与运算。

根据本发明的再一实施例，一种双倍数据速率解码装置可以包括串联布置的多个锁存器级，其中，每个锁存器级可以响应于移位时钟CLK而将前一锁存器级的输出移位至下一锁存器级，其中，所述多个锁存器级包括交替地布置以每在半个周期就对脉冲信号进行移位的多个负边沿触发锁存器和多个正边沿触发锁存器，且以双倍数据速率操作。

双倍数据速率解码装置还包括解码单元430，解码单元430用于对来自移位单元420的脉冲信号进行解码和输出。

双倍数据速率解码装置还包括用于从解码单元选择性地输出信号的选择单元。

附图说明

图1是传统CMOS图像传感器的框图。

图2是传统CMOS图像传感器中的传统单位像素的电路图。

图3是传统行解码器的电路图。

图4是根据本发明的实施例的包括锁存器的双倍数据速率解码装置的电路图。

图5是图示根据本发明的实施例的双倍数据速率解码装置的操作的时序图。

图6A至图6D是根据本发明的实施例的锁存器的电路图。

图7详细图示了根据本发明的实施例的第二锁存器至第(n-1)锁存器的操作。

具体实施方式

下面将参照附图来更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式来实施，而不应当被解释为局限于本文中所阐述的实施例。相反地，这些实施例被提供以使得本公开将彻底且完整。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。

在本公开中，当一部件被称作“连接”至另一部件时，应当理解为前者可以“直接连接”至后者，或者经由中间部件“电连接”至后者。此外，当在本文中使用时，术语“包含”、“包括”或“具有”等应当被理解为除明确地阐述的元件之外还允许存在其他元件的包容性术语。此外，除非另外具体阐述，否则单数术语也可以包括复数形式。

如图4中所示，根据本发明的实施例的基于锁存器的DDR解码装置可以包括多个锁存器级，其中，每个锁存器级可以响应于移位时钟CLK而将前一(紧接在前的)锁存器级的输出移位至下一(紧接在后的)锁存器级。更具体地，可以交替地布置负边沿触发锁存器(negative-edge-triggered latch)421、423、425和427与正边沿触发锁存器(positive-edge-triggered latch)422、424、426和428，以及基于锁存器的DDR解码装置可以每半个周期而将信号移位一级。因此，基于锁存器的DDR解码装置可以以双倍数据速率来操作。

基于锁存器的DDR解码装置可以包括移位单元420，移位单元420包括交替地布置的负边沿触发锁存器421、423、425和427与正边沿触发锁存器422、424、426和428，用于每半个周期而将脉冲信号移位，基于锁存器的DDR解码装置可以以双倍数据速率操作。基于锁存器的DDR解码装置也可以包括用于对来自移位单元420的脉冲信号进行解码并输出的解码单元430。

此外，基于锁存器的DDR解码装置可以包括被配置为从解码单元430选择性地输出信号的选择单元440。

对于特定数据脉冲的持续时间，例如，地址使能信号的持续时间，基于锁存器的DDR解码装置可以根据移位时钟来将脉冲信号移位。对于此操作，时钟控制器410可以接收地址使能信号ADDRESS_EN和输入时钟CLK_IN，以产生与地址使能信号同步的移位时钟CLK，以及将同步的移位时钟CLK输出给移位单元420。时钟控制器410可以通过与门来实施，以对地址使能信号ADDRESS_EN与输入时钟CLK_IN执行与运算。

在实施例中，在所有的锁存器421-428通过设置脉冲信号SET_PULSE而被初始化之后，与一个时钟周期相对应的脉冲信号可以根据移位时钟CLK而被从第一锁存器级(即，起始锁存器)移位至下一锁存器级(例如，第二锁存器)。这里，脉冲信号可以在级之间交叠半个时钟的相位，以及由于负边沿触发锁存器421、423、425和427与正边沿触发锁存器422、424、426和428之间的交替布置而以双倍数据速率移位。

解码单元430可以包括多个与门431-437，多个与门431-437中的每个被配置为对两个相邻的锁存器的正输出信号执行与运算。

选择单元440可以是可选组件。选择单元440可以仅针对预设数据脉冲持续时间，例如，当具有特定脉冲宽度的输出使能信号COL_EN可被激活时，从解码单元430选择性地输出解码信号。选择单元440可以包括多个与门441-447，多个与门441-447中的每个对来自解码单元430的每个解码信号与通过外部控制器(例如，图中未示出的时序发生器)提供的输出使能信号COL_EN执行与运算，其中，输出使能信号COL_EN可以具有期望输出持续时间的脉冲宽度。例如，在一些应用中的地址解码器可以在下面的状态中使用：最左、最右、顶部或底部位置中的一些部分可以被去激活。在这种应用中，选择单元440可以对从解码单元430接收到的信号与输出使能信号COL_EN执行与运算，以截断最左或最右地址中的一些以及调节水平数据大小。

更详细地，参见图4，移位单元420可以包括串联连接的第一锁存器421至第n锁存器428。第一锁存器421可以为包括设置端子SET、用于从时钟控制器410接收移位时钟CLK的反相时钟端子IVT和用于从第二锁存器422接收负输出信号Qb的第二输入端子IN2的负边沿触发锁存器。第二锁存器422可以为包括复位端子RESET、用于接收移位时钟CLK的时钟端子、用于从第一锁存器421接收正输出信号Q<0>的第一输入端子IN1和用于从第三锁存器423接收负输出信号Qb的第二输入端子IN2的正边沿触发锁存器。第三锁存器423可以为包括复位端子RESET、用于接收移位时钟CLK的反相时钟端子IVT、用于从第二锁存器422接收正输出信号Q<1>的第一输入端子IN1和用于从第四锁存器424接收负输出信号Qb的第二输入端子IN2的负边沿触发锁存器。第四锁存器424可以为包括复位端子RESET、用于接收移位时钟CLK的时钟端子、用于从第三锁存器423接收正输出信号Q<2>的第一输入端子IN1和用于从第五锁存器425接收负输出信号Qb的第二输入端子IN2的正边沿触发锁存器。第五锁存器425可以为包括复位端子RESET、用于接收移位时钟CLK的反相时钟端子、用于从第四锁存器424接收正输出信号Q<3>的第一输入端子IN1和用于从下一锁存器级接收负输出信号Qb的第二输入端子IN2的负边沿触发锁存器。第(n-2)锁存器426可以为包括用于接收移位时钟CLK的接收时钟端子、用于从前一锁存器级接收正输出信号的第一输入端子IN1和用于从第(n-1)锁存器427接收负输出信号Qb的第二输入端子IN2的正边沿触发锁存器。第(n-1)锁存器427可以为包括复位端子RESET、用于接收移位时钟CLK的反相时钟端子、用于从第(n-2)锁存器426接收正输出信号Q<n-3>的第一输入端子IN1和用于从第n锁存器接收负输出信号Qb的第二输入端子IN2的负边沿触发锁存器。第n锁存器428可以为包括复位端子RESET、用于接收移位时钟CLK的时钟端子和用于从第(n-1)锁存器接收正输出信号的第一输入端子IN1的正边沿触发锁存器。

可以根据表示移位结果的数字信号的比特位数来调节移位单元420中的级数。例如，移位单元420中的级数可以根据数字信号Q<0>至Q<n-1>的比特位数来改变。

如上所述，移位单元420可以包括交替地布置以执行基于锁存器电路的双倍数据速率操作的负边沿触发锁存器421、423、425和427与正边沿触发锁存器422、424、426和428。作为起始锁存器的第一锁存器421可以为具有设置端子SET的设置型锁存器。其它锁存器(即，第二锁存器422至第八锁存器428)可以为具有复位端子RESET的复位型锁存器。虽然在图4中示出了第一锁存器421可以从外部控制器(例如，时序发生器)接收设置脉冲信号SET_PULSE，而第二锁存器422至第n锁存器428可以经由相应的反相输入端子接收设置脉冲信号SET_PULSE，但第二锁存器422至第n锁存器428可以可选地从外部控制器接收单独的复位脉冲信号而非要被反相的设置脉冲信号。

在初始化或初始时序过程期间，第一锁存器421可以被设置为高电平，而剩余的第二锁存器422至第n锁存器428可以被设置为低电平。之后，如果从时钟控制器410输入与地址使能信号ADDRESS_EN同步的移位时钟CLK，则与一个时钟周期相对应的脉冲信号可以被从当前锁存器级移位至下一锁存器级。由于负边沿触发锁存器421、423、425和427与正边沿触发锁存器422、424、426和428之间的交替布置，移位的脉冲信号可以在级间交叠半个时钟的相位。

同时，解码单元430可以包括第一与门431至第(n-1)与门437。第一与门431可以对第一锁存器421的正输出信号与第二锁存器422的正输出信号执行与运算。第二与门432可以对第二锁存器422的正输出信号与第三锁存器423的正输出信号执行与运算。第三与门433可以对第三锁存器423的正输出信号与第四锁存器424的正输出信号执行与运算。第四与门434可以对第四锁存器424的正输出信号与第五锁存器425的正输出信号执行与运算。第(n-3)与门435可以对第(n-3)锁存器(未示出)的正输出信号与第(n-2)锁存器426的正输出信号执行与运算。第(n-2)与门436可以对第(n-2)锁存器426的正输出信号与第(n-1)锁存器427的正输出信号执行与运算。第(n-1)与门437可以对第(n-1)锁存器427的正输出信号与第n锁存器428的正输出信号执行与运算。

选择单元440可以包括与门441-447。与门441可以对来自与门431的解码信号与来自外部控制器的输出使能信号COL_EN执行与运算。与门442可以对来自与门432的解码信号与输出使能信号COL_EN执行与运算。与门443可以对来自与门433的解码信号与输出使能信号执行与运算。与门444可以对来自与门434的解码信号与输出使能信号COL_EN执行与运算。与门445可以对来自与门435的解码信号与输出使能信号COL_EN执行与运算。与门446可以对来自与门436的解码信号与输出使能信号COL_EN执行与运算。与门447可以对来自与门437的解码信号与输出使能信号COL_EN执行与运算。

如上所述，在根据本发明的实施例的基于锁存器的地址解码装置中，可以从锁存器电路消除地址线以使地址解码装置的尺寸最小。此外，实施例实施了一种双倍数据速率解码装置，该双倍数据速率解码装置可以在时钟信号的上升时间和下降时间中的每个处操作以便于对通道选择的有效控制。

图5是图示根据本发明的实施例的双倍数据速率解码装置的操作的时序图。

首先，响应于设置脉冲信号SET_PULSE，第一锁存器421至第n锁存器428中的所有锁存器都可以被初始化。

随后，第一锁存器421的正输出Q<0>可以由于反馈输入单元的操作而同步于移位时钟CLK的下降沿、通过第二锁存器422的负输出Qb<1>的低电平以及反相移位时钟CLK的高电平(或移位时钟CLK的低电平)来从高电平变成低电平，将参照图6A对此进行描述。

与此同时，第二锁存器422的正输出Q<1>可以由于输入单元的操作而通过第一锁存器421的正输出Q<0>的高电平和移位时钟CLK的高电平来从低电平变成高电平，将参照图6B对此进行描述。第二锁存器422的正输出Q<1>可以由于反馈输入单元的操作而通过第三锁存器423的负输出Qb<2>的低电平和移位时钟CLK的高电平来从高电平变成低电平，将参照图6B对此进行描述。此外，第二锁存器422可以维持正输出Q<1>，直到第一锁存器421的正输出Q<0>和移位时钟CLK变成高电平为止。第三锁存器423至第八锁存器428的输出可以类似于输出Q<0>和Q<1>来改变。

图6A至图6D是根据本发明的实施例的图4中所示的锁存器的电路图。图6A图示了具有设置输入的负边沿触发锁存器，即，起始锁存器。图6B图示了具有复位输入的正边沿触发锁存器(即，一种中间锁存器)连同其时序图。图6C图示了具有复位输入的负边沿触发锁存器(即，另一种中间锁存器)连同其时序图。图6D图示了具有复位输入的正边沿触发锁存器，即，结束锁存器。

这里，可以根据可使用哪个电压(即，地电平还是电源电压电平)用于锁存器的初始化来确定针对每级的对具有设置输入的锁存器或是具有复位输入的锁存器的选择。

当前一锁存器级的输出可以输入至输入单元61时，当前锁存器级的正输出Q和负输出Qb可以改变。当前锁存器级的负输出Qb可以用作反馈输入，以用于保持前一锁存器级的输出以及在下一移位时钟的相位期间将前一锁存器级的输出从高电平变成低电平。此外，当前锁存器级的正输出Q可以用作给下一锁存器级的输入。在接收下一锁存器级的负输出Qb作为反馈输入之后，当前锁存器级的正输出Q可以从高电平变成低电平。

如图6A中所示，根据本发明的实施例的第一锁存器421(即，起始锁存器)可以包括：反馈输入单元62，被配置为使用移位时钟CLK和下一锁存器级的负输出作为输入；以及锁存单元63，被配置为根据移位时钟CLK的状态来保持数据。与图6B和图6C中所示的锁存器不同的是，第一锁存器421可以未配备有输入单元61。

如图6B中所示，根据本发明的实施例的锁存器422、424和426可以包括：输入单元61，被配置为使用移位时钟CLK和前一锁存器级的输出作为输入；反馈输入单元62，被配置为使用反相移位时钟CLK_N和下一锁存器级的负输出作为输入；以及锁存单元63，被配置为根据移位时钟CLK的状态来保持数据。

如图6C中所示，根据本发明的实施例的锁存器423、425和427可以包括：输入单元61，被配置为使用反相移位时钟CLK_N和前一锁存器级的输出作为输入；反馈输入单元62，被配置为使用移位时钟CLK和下一锁存器级的负输出作为输入；以及锁存单元63，被配置为根据移位时钟CLK的状态来保持数据。

如图6D中所示，根据本发明的实施例的第n锁存器428可以包括：输入单元61，被配置为使用移位时钟CLK和前一锁存器级的输出作为输入；以及锁存单元63，被配置为根据移位时钟CLK的状态来保持数据。与图6B和图6C中所示的锁存器不同的是，第n锁存器428可以未配备有反馈输入单元62。

在图6B至图6D中所示的锁存器422、424、426和428中，输入单元61可以被配置为使得：当前一锁存器级的输出和移位时钟CLK二者都处于高电平时，当前锁存器级可以具有高的输出电平。在图6C中所示的锁存器423、425和427中，输入单元61被配置为使得：当前一锁存器级的输出和反相移位时钟CLK_N处于高电平时，当前锁存器级可以具有高的输出电平。

反馈输入单元62可以接收时钟信号和下一锁存器级的负输出。在图6B或图6D中所示的其中输入单元61可以接收移位时钟CLK的锁存器422、424、426和428中，时钟信号可以为反相移位时钟CLK_N。在图6C中所示的其中输入单元61可以接收反相移位时钟CLK_N的锁存器423、425和427中，时钟信号可以为移位时钟CLK。当下一锁存器级的输出变成高电平时，反馈输入单元62允许当前锁存器级的输出下降至低电平。由于反馈输入单元62使用PMOS输入来实施，与NMOS输入级相反，所以当时钟信号和下一锁存器级的负输出二者都可以被激活为低电平时，反馈输入单元62可以导通。

锁存器可以被布置使得当前选中的锁存器级的前一锁存器级的时钟相位可以与当前选中的锁存器级的时钟相位相反，以及当前选中的锁存器级的时钟相位可以与下一锁存器级的时钟相位相反。这种锁存器布置可以通过交替地布置正边沿触发锁存器和负边沿触发锁存器来完成。结果，相比于前一锁存器级，当前选中的锁存器级的状态转变时序可以移位半个移位时钟周期，由此使双倍数据速率操作成为可能。

此外，锁存单元63的时钟相位可以被设置为与输入单元61的时钟相位相反，以防止在特定间隔中锁存单元63的浮置状态，在所述特定间隔中，经由输入单元61中的第一输入端子IN1而输入的前一锁存器级的输出可以处于低电平，而经由反馈输入单元62中的第二输入端子IN2而输入的下一锁存器级的输出可以处于高电平。

参见图6B，当输入至输入单元61中的第一输入端子IN1的前一锁存器级的输出以及移位时钟CLK二者都处于高电平时，具有复位输入的正边沿触发锁存器可以具有高的输出电平。

此外，当输入至反馈输入单元62中的第二输入端子IN2的下一锁存器级的负输出处于低电平且反相移位时钟CLK_N下降至低电平(即，移位时钟CLK上升至高电平)时，锁存器的输出Q可以下降至低电平。

如果当移位时钟CLK上升至高电平时，输入至第一输入端子IN1的前一锁存器级的输出处于高电平而输入至第二输入端子IN2的下一锁存器级的负输出处于低电平，则在锁存单元63的电源电压电平与地电平之间可以形成短路径，使得锁存器的输出Q未知。然而，在正边沿触发锁存器与负边沿触发锁存器可以如上所述地交替布置的结构中，高电平信号和低电平信号不能同时地分别输入至第一输入端子IN1和第二输入端子IN2。

同时，在当在正边沿触发锁存器中移位时钟CLK处于低电平时的间隔期间，当前锁存器级可以维持保持前一锁存器级的输出的状态。

参见图6C，当输入至第一输入端子IN1的前一锁存器级的输出和反相移位时钟CLK_N二者都处于高电平(即，移位时钟CLK处于低电平)时，具有复位输入的负边沿触发锁存器可以具有高的输出电平。

此外，当输入至反馈输入单元62中的第二输入端子IN2的下一锁存器级的负输出处于低电平且移位时钟CLK下降至低电平时，锁存器的输出Q可以下降至低电平。

如果当移位时钟CLK下降至低电平时，输入至第一输入端子IN1的前一锁存器级的输出处于高电平而输入至第二输入端子IN2的下一锁存器级的负输出处于低电平，则可以在锁存单元63的电源电压电平与地电平之间形成短路径，使得锁存器的输出Q未知。然而，在正边沿触发锁存器与负边沿触发锁存器可以如上所述地交替布置的结构中，高电平信号和低电平信号同时地分别输入至第一输入端子IN1和第二输入端子IN2是不可能的。

同时，在当在负边沿触发锁存器中移位时钟CLK处于高电平时的间隔期间，当前锁存器级可以维持保持前一锁存器级的输出的状态。

图7详细图示了根据本发明的实施例的第二锁存器422至第(n-1)锁存器427的操作。具体地，图7图示了由于负边沿触发锁存器与正边沿触发锁存器的交替布置而引起的锁存器中的第一输入端子IN1和第二输入端子IN2的操作。

在附图中，锁存器M1和M3表示用于在移位时钟CLK的下降沿处对其状态进行反相的负边沿触发锁存器，锁存器M2表示用于在移位时钟CLK的上升沿处对其状态进行反相的正边沿触发锁存器。

相应地，当移位时钟CLK变成高电平时，锁存器M2可以接收锁存器M1的正输出Q。此时，已经响应于高电平的移位时钟CLK而接收了前一锁存器级的输出的锁存器M1可以输出高的信号电平。当移位时钟CLK处于高电平时，锁存器M2可以输出高的信号电平作为正输出Q，同时将低的信号电平作为负输出Qb输出给锁存器M1的第二输入端子IN2。

当移位时钟CLK被反相为低电平时，锁存器M2可以保持锁存单元63中的正输出Q和负输出Qb。在锁存器M1中，反馈输入单元62可以经由第二输入端子IN2接收锁存器M2的负输出Qb，以及可以将锁存器M1的正输出Q反相为低电平。此时，锁存器M2的第一输入端子IN1由于锁存器M1的负输出Qb而变成低电平。

类似地，当移位时钟CLK处于低电平时，锁存器M3可以经由其第一输入端子IN1来接收锁存器M2的正输出，以及可以输出高电平的正输出Q和低电平的负输出Qb。之后，当移位时钟CLK被反相为高电平时，锁存器M3的负输出Qb可以反馈至锁存器M2的第二输入端子，以将锁存器M2的正输出Q反相为低电平。

虽然以上描述了解码装置可以以双倍数据速率操作，但是解码装置也可以以单倍数据速率操作。例如，输入时钟可以除以2，并提供至解码装置。

虽然已经出于说明的目的而描述了各种实施例，但是对于相关领域技术人员而言将明显的是，在不脱离所附权利要求所限定的本发明的精神和/或范围的情况下，可以作出各种改变和修改。