一种多标准数字电视调制器的制作方法

本实用新型属于数字电视通信技术领域，尤其是涉及一种多标准数字电视调制器。

背景技术：

IP数字电视调制器，是将IP传输的数字电视码流信号转换并调制成中频(射频)信号的关键设备，是酒店、医院、桑拿沐足、大型餐饮、出租屋、工厂宿舍等前端电视机房的主要设备。

由于数字电视替代模拟电视系统已经基本完成，各国数字电视标准也已经确定，例如：

卫星：DVB-S(欧)，DVB-SH(欧)，DVB-S2(欧)，DVB-S2X(欧),ISDB-S(日)，S-DMB(韩)；

地波：DVB-T(欧)，DVB-T2(欧)，ISDB-T(日)，DTMB(中)，T-DMB(韩)，ATSC(美)；

有线：DVB-C(欧)，DVB-C2(欧)，ATSC(美),ISDB-C(日)；

手持：DVB-H(欧)，CMMB(中)，ATSC M/H(美)等。

为了满足世界各国的不同标准需求，急需一种能够满足上述多标准的数字电视调制器和专用SOC芯片。

技术实现要素：

有鉴于此，本实用新型旨在提出一种多标准数字电视调制器，以解决同时满足多标准的数字电视调制器。

为达到上述目的，本实用新型的技术方案是这样实现的：

一种多标准数字电视调制器，包括输入千兆以太网PHY芯片、输出千兆以太网PHY芯片、DRAM存储器、中频滤波电路、上变频电路、RF滤波放大电路和用于处理信号的主芯片；

主芯片分别电连接输入千兆以太网PHY芯片、输出千兆以太网PHY芯片、DRAM存储器和中频滤波电路，中频滤波电路与上变频电路电连接，上变频电路与RF滤波放大电路电连接；

输入千兆以太网PHY芯片用于TS流数据输入，输出千兆以太网PHY芯片用于TS流数据输出。

进一步的，主芯片接收来自以太网的TS流数据，主芯片将部分数据重新组合成输出TS流数据并从输入千兆以太网PHY芯片发送到输出以太网线上，另一部分数据，暂存在DRAM存储器中，主芯片将DRAM存储器中的数据处理成模拟中频(IF)信号，模拟中频信号经过中频滤波电路，进入上变频电路中，经过上变频电路调制到RF频段，经RF滤波放大电路放大发射到板外。

进一步的，所述主芯片为调制器专用SOC芯片，其包括：CPU以及与CPU电连接的缓存(Cache)、与输入千兆以太网PHY芯片和输出千兆以太网PHY芯片对应的千兆以太网媒体访问层控制器(Ethernet MAC)、同步串行口控制器(SPI)、异步串行口(UART)、通用串行总线接口控制器(USB OTG)、定时器(Timer)、直接内存访问控制器(DMAC)、动态存储器控制器(DDR Controller)、数字调制模块、高速数模转换器(DAC)，以及4个单指令多数据(SIMD)的数字信号处理器(DSP)；所述主芯片内部总线有高速总线(AHB Bus)和扩展总线(AXI Bus)；

其中一个千兆以太网媒体访问层控制器(Ethernet MAC)的输出端与输出千兆以太网PHY芯片的输入端电连接，其他的千兆以太网媒体访问层控制器(Ethernet MAC)的输入端分别与输入千兆以太网PHY芯片的输出端电连接，千兆以太网媒体访问层控制器(Ethernet MAC)的输出端分别与直接内存访问控制器(DMAC)、CPU和高速总线(AHB Bus)电连接；

所述数字调制模块的输出端与高速数模转换器(DAC)的输入端电连接，高速数模转换器(DAC)的输出端与中频滤波电路的输入端电连接。

进一步的，所述数字信号处理器(DSP)包括电连接的64个数据元处理单元(PE)、128K的XRAM、128K的YPAM和单指令多数据控制器(SIMD)，所述数据元处理单元(PE)包含16x16+32的运算单元(ALU)和4个32位的寄存器。

进一步的，所述调制器专用SOC芯片采用型号为MD6500的SOC芯片。

进一步的，所述主芯片的同步串行口控制器(SPI)与主芯片外的SFI FLASH电连接，SFI FLASH为系统提供程序存储、web服务器网页和参数的存取功能。

进一步的，所述主芯片的通用串行总线接口控制器(USB OTG)还与USB接口电连接。

进一步的，所述DRAM存储器的数量为两个，DRAM存储器为16位宽的DDR3SDRAM芯片，DRAM存储器分别与主芯片的动态存储器控制器(DDR Controller)电连接。

进一步的，所述上变频电路包括可编程本振器，可编程本振器与混频器电连接，混频器与RF带通滤波器电连接，RF带通滤波器与RF放大器电连接；

IF中频进入混频器与可编程本振器产生的本振信号进行混频，混出的信号经过RF带通滤波器进行滤波，然后再经过RF放大器输出。

进一步的，所述输入千兆以太网PHY芯片的数量为四个。

相对于现有技术，本实用新型所述的一种多标准数字电视调制器具有以下优势：

(1)本实用新型提供了这种多标准数字电视调制器的4路解决方案和可重配置的SOC芯片的架构，可以通过对SOC芯片进行编程从而对多标准的信号进行调制；

(2)本实用新型极大的满足了世界各国不同的标准需求，应用广泛，具有广阔的市场前景。

附图说明

构成本实用新型的一部分的附图用来提供对本实用新型的进一步理解，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。在附图中：

图1为本实用新型实施例的多标准数字电视调制器的结构原理图；

图2为本实用新型实施例所述的上变频电路的结构原理图；

图3为本实用新型实施例所述的调制器专用SOC的结构原理图。

具体实施方式

需要说明的是，在不冲突的情况下，本实用新型中的实施例及实施例中的特征可以相互组合。

在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本实用新型中的具体含义。

下面将参考附图并结合实施例来详细说明本实用新型。

如图1至图3所示，一种多标准数字电视调制器，包括输入千兆以太网PHY芯片2、输出千兆以太网PHY芯片3、DRAM存储器4、中频滤波电路6、上变频电路7、RF滤波放大电路8和用于处理信号的主芯片1。主芯片1分别电连接输入千兆以太网PHY芯片2、输出千兆以太网PHY芯片3、DRAM存储器4和中频滤波电路6，中频滤波电路6与上变频电路7电连接，上变频电路7与RF滤波放大电路8电连接。输入千兆以太网PHY芯片2设有四个，输入千兆以太网PHY芯片2用于TS流数据输入，输出千兆以太网PHY芯片3用于TS流数据输出。主芯片1接收来自以太网的TS流数据，主芯片1将部分数据重新组合成输出TS流数据并从输出千兆以太网PHY芯片3发送到输出以太网线上，另一部分数据，暂存在DRAM存储器4中，主芯片1将DRAM存储器4中的数据处理成模拟中频(IF)信号，模拟中频信号经过中频滤波电路6，进入上变频电路7中，经过上变频电路7调制到RF频段，经RF滤波放大电路8放大发射到板外。

如图3所示，主芯片1为调制器专用SOC芯片，其包括：CPU(ARM公司的Cortex A7 32bit CPU)以及与CPU电连接的256KB的缓存(Cache)、与输入千兆以太网PHY芯片2和输出千兆以太网PHY芯片3对应的5路独立的千兆以太网媒体访问层控制器(Ethernet MAC)、同步串行口控制器(SPI)、异步串行口(UART)、通用串行总线接口控制器(USB OTG)、定时器(Timer)、直接内存访问控制器(DMAC)、动态存储器控制器(DDR Controller)、数字调制模块、高速数模转换器(DAC)，以及4个单指令多数据(SIMD)的数字信号处理器(DSP)；主芯片1内部总线有高速总线(AHB Bus)和扩展总线(AXI Bus)。

如图3所示，其中一个千兆以太网媒体访问层控制器(Ethernet MAC)的输出端与输出千兆以太网PHY芯片3的输入端电连接，其他的千兆以太网媒体访问层控制器(Ethernet MAC)的输入端分别与输入千兆以太网PHY芯片2的输出端电连接，千兆以太网媒体访问层控制器(Ethernet MAC)的输出端分别与直接内存访问控制器(DMAC)、CPU和高速总线(AHB Bus)电连接；数字调制模块的输出端与高速数模转换器(DAC)的输入端电连接，高速数模转换器(DAC)的输出端与中频滤波电路6的输入端电连接。

如图3所示，本主芯片1的核心是4个单指令多数据(SIMD)的数字信号处理器(DSP)，每个数字信号处理器(DSP)包括电连接的64个数据元处理单元(PE)、128K的XRAM、128K的YPAM和64bit的单指令多数据控制器(SIMD)，数据元处理单元(PE)包含16x16+32的运算单元(ALU)和4个32位的寄存器。调制器专用SOC芯片采用型号为MD6500的SOC芯片。主芯片1的同步串行口控制器(SPI)与主芯片1外的SFI FLASH 5电连接，SFI FLASH 5为系统提供程序存储、web服务器网页和参数的存取功能。主芯片1的通用串行总线接口控制器(USB OTG)还与USB接口电连接。

DRAM存储器4的数量为两个，DRAM存储器4为16位宽的DDR3SDRAM芯片，DRAM存储器4分别与主芯片1的动态存储器控制器(DDR Controller)电连接。

如图2所示，上变频电路7包括可编程本振器，可编程本振器与混频器电连接，混频器与RF带通滤波器电连接，RF带通滤波器与RF放大器电连接；IF中频进入混频器与可编程本振器产生的本振信号进行混频，混出的信号经过RF带通滤波器进行滤波，然后再经过RF放大器输出。

本实用新型的工作原理：

本实用新型能够同时接收4路从千兆以太网发来的TS流数据，分别经过主板上的输入千兆以太网PHY芯片2转换成MAC信号进入主芯片1(调制器专用SOC MD65000)。MD65000内的CPU对这些数据进行UDP协议的解包处理，将部分数据重新组合成输出TS流数据，通过主板上的输出千兆以太网PHY芯片3发送到输出以太网线上。另一部分数据，暂存在主板上的2片16位宽的DDR3SDRAM芯片存储器中。数据暂存到DDR3SDRAM芯片后，SOC中的4组DSP模块会将数据调制成用户在web页面所设置成的标准协议，同时经过数字滤波，数字调制后，形成中频波形文件，存回到DDR3SDRAM中；然后通过DDS技术，将波形文件通过DAC模块描绘出来，形成模拟中频(IF)信号。

模拟中频信号经过中频滤波电路6，进入上变频电路7中，经过上变频电路7的频谱搬移调制到RF频段，经RF滤波放大电路8放大发射到板外。可以通过对DSP编程，来实现下列标准的调制算法。标准如下：

卫星：DVB-S(欧)，DVB-S2(欧)；

地波：DVB-T(欧)，DVB-T2(欧)，ISDB-T(日)，DTMB(中)，ATSC(美)；

有线：DVB-C(欧)，DVB-C2(欧)，ATSC(美),ISDB-C(日)；

手持：DVB-H(欧)，CMMB(中)。

SFI FLASH与主芯片1连接，为系统提供程序存储，web服务器网页和参数的存取功能。

本实用新型的技术参数为：

1.CPU ARM Cortex A7，时钟频率640MHz。

2.DDR外部总线宽度32bit，工作频率MAX.640MHz。

3.AXI内部总线宽度128bit。

4.DAC工作频率320MHz，DAC精度12bit。

5.IF中频频率40MHz。

6.芯片工艺：SMIC55nm中芯国际55nm CMOS。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。