成像器件和电子装置的制造方法
【技术领域】
[0001]本发明涉及一种成像器件和电子装置。更加特别地，本发明涉及一种适于尺寸减小的成像器件和电子装置。
【背景技术】
[0002]近来的成像器件在期望具有更大量的像素、更高的图像质量和更高的处理速度的同时，还期望尺寸变小。作为满足这样需求的成像器件，已经提出了分层成像器件(例如，参见专利文献1)。
[0003]在分层成像器件中，使用其上形成有信号处理电路的芯片来替代成像器件的支撑基板，且像素部叠置在该芯片上。据所述，使用这样的结构能够使成像器件的尺寸变小。
[0004]引用列表
[0005]专利文献
[0006]专利文献1:日本专利申请特开号2009-17720
【发明内容】
[0007]本发明要解决的技术问题
[0008]在分层成像器件中，如果像素形成得较小，那么安装在像素下方芯片上的电路也需要形成得较小。例如，安装在芯片上的电路可以是AD转换电路。AD转换电路牵涉大量的晶体管，因而尺寸不容易被形成得较小。因此，提出了应该由一个以上像素共用一个ADR换电路。
[0009]然而，在由一个以上像素共用一个AD转换电路的情况下，进行控制使得在切换的同时从像素读出信号。因此，如果一个AD转换电路处理大量的像素，那么待被读取的像素之间的时滞变大。因此，当对运动物体成像时，物体的图像可能会畸变或可能花费长时间来读取一幅图像。
[0010]由于上述原因，期望的是:随着像素尺寸变得更小，安装在像素下方芯片上的AD转换电路的尺寸也变得更小。此外，期望由一个AD转换电路处理的像素的数量变得更少。
[0011]已经针对上述情况研发了本发明，本发明的目的是提供一种分层成像器件且进一步减小所述成像器件的尺寸。
[0012]问题的解决方案
[0013]本发明一个方面的成像器件包括层叠的上基板和下基板。像素和用于将来自所述像素的信号电压与斜坡信号的斜坡电压进行比较的比较单元设置于所述上基板，所述斜坡电压随着时间而变化。存储单元设置于所述下基板，所述存储单元存储当所述比较单元的比较结果反转时获得的代码值。
[0014]所述比较单元可以由晶体管形成，所述晶体管在栅极处接收所述像素的所述信号电压，在源极处接收所述斜坡电压并且输出漏极电压。
[0015]用于使所述晶体管复位的电压可以高于后级电路的电源电压。
[0016]所述存储单元的电源电压可以低于所述后级电路的电源电压。
[0017]所述上基板的电源电压可以高于所述下基板的电源电压。
[0018]模拟电路可以设置于所述上基板且数字电路可以设置于所述下基板。
[0019]所述比较单元和所述存储单元可以由负沟道金属氧化物半导体(NM0S)形成，且所述比较单元和所述存储单元可以具有相同的高电源且具有不同的低电源。
[0020]所述比较单元和所述存储单元可以由正沟道金属氧化物半导体(PM0S)形成，且所述比较单元和所述存储单元可以具有相同的低电源且具有不同的高电源。
[0021]在所述存储单元中包含的晶体管中，接收来自所述比较单元的信号的晶体管被制造为具有尚耐受电压。
[0022]本发明一个方面的电子装置包括:成像器件，所述成像器件包括层叠的上基板和下基板，其中，像素和用于将来自所述像素的信号电压与随着时间而变化的斜坡信号的斜坡电压进行比较的比较单元设置于所述上基板，且用于存储当所述比较单元的比较结果反转时获得的代码值的存储单元设置于所述下基板；和信号处理单元，所述信号处理单元对所述成像器件输出的信号进行信号处理。
[0023]在本发明一个方面的成像器件中，上基板和下基板是层叠的。像素和用于将来自所述像素的信号电压与斜坡信号的斜坡电压进行比较的比较单元设置于所述上基板，所述斜坡电压随着时间而变化。用于存储当所述比较单元的比较结果反转时获得的代码值的存储单元设置于所述下基板。
[0024]本发明一个方面的电子装置包括上述的成像器件。
[0025]本发明的有益效果
[0026]根据本发明的一个方面，能够形成分层成像器件。此外，能够进一步减小成像器件的尺寸。
[0027]应注意，本发明的效果不限于上述效果，可以包括本发明中所述的任何效果。
【附图说明】
[0028]图1说明了成像元件的结构。
[0029]图2说明了设置于上基板和下基板的电路。
[0030]图3示出了成像元件的电路构造。
[0031]图4说明了设置于上基板和下基板的电路。
[0032]图5示出了成像元件的电路构造。
[0033]图6说明了当比较晶体管反转时的时间。
[0034]图7说明了当比较晶体管反转时的时间。
[0035]图8示出了成像元件的电路构造。
[0036]图9说明了读取操作。
[0037]图10说明了读取操作。
[0038]图11示出了成像元件的电路构造。
[0039]图12示出了成像元件的电路构造。
[0040]图13说明了读取操作。
[0041]图14说明了读取操作。
[0042]图15说明了高位与低位的组合。
[0043]图16说明了高位与低位的组合。
[0044]图17说明了高位与低位的组合。
[0045]图18说明了读取操作。
[0046]图19说明了读取操作。
[0047]图20示出了电子装置的结构。
【具体实施方式】
[0048]下面是本发明的实施方式(以下被称为实施例)的说明。将以下面的顺序进行说明。
[0049]1.分层成像器件的结构
[0050]2.各层电路的布置实施例
[0051]3.各层电路的另一个布置实施例
[0052]4.锁存器数量减少的结构
[0053]5.电子装置
[0054]6.记录媒介
[0055]<分层成像器件的结构>
[0056]图1示出了应用了本发明的成像器件的结构。本发明能够应用于分层成像器件。在分层成像器件中，使用其上形成有信号处理电路的芯片而不是支撑像素部的基板，且像素部重叠在芯片上。使用这样的结构，能够使成像器件的尺寸变小。
[0057]如图1所示，在上基板10上，布置有矩阵形式的像素21，且设置有驱动各像素21的像素驱动电路22。在下基板11上，在与像素21相对应的位置布置有矩阵形式的A/D转换器(ADC)31。在图1所示的示例中，一个模块形成有四(2X2)个像素，且一个ADC 31处理一个模块的四个像素21。在这样的结构中，ADC 31并行地操作且各ADC 31在扫描四个像素的同时进行AD转换。
[0058]下基板11还安装有输出电路32、感测放大器33、V扫描电路34、时序发生电路35和D/A转换器(DAC)。ADC 31的输出经由感测放大器33和输出电路32输出至外部。与从像素21的读取有关的处理由像素驱动电路22和V扫描电路34进行，并且由时序发生电路35产生的时序控制。DAC 36也是产生斜坡信号的电路。
[0059]斜坡信号是将被供给至ADC 31的比较器的信号。现在参照图2说明各ADC 31的内部结构。图2是示出了一个模块的像素21以及ADC 31的框图。来自形成有四(2X2)个像素的一个模块的像素21的信号与ADC31的比较器51的斜坡信号的斜坡电压进行比较。
[0060]斜坡电压是从预定电压逐渐变低的电压。当斜坡电压开始下降且来自像素21的信号与斜坡电压交叉时(当像素21的信号电压变得等于斜坡电压时)，比较器51的输出反转。比较器51的输出被输入至锁存电路52。表示当时的时间的代码值被输入至锁存电路52，且通过使比较器51的输出反转而产生的代码值被保存且稍后被读出。
[0061]图3是含有ADC 31的成像器件的电路图。图3示出了包含于图1所示的上基板10和下基板11中的各个电路。上基板10包括像素21，且上基板10的电路具有图3左边所示的结构。在这里，将说明四个像素共用一个浮动扩散(FD)的结构作为示例。
[0062]作为光电转换单元的光电二极管(ro) 101-1至101-4分别连接至传输晶体管(Trf) 102-1至102-4。以下，当不需要彼此区别光电二极管101-1至101-4时，光电二极管101-1至101-4被简称为光电二极管101。其它组件以同样的方式简称。
[0063]传输晶体管102-1至102-4均连接至浮动扩散(FD) 103。当被提供传输脉冲时，传输晶体管102将累积的已经由光电二极管101光电转换的信号电荷传输至浮动扩散103。
[0064]浮动扩散103起到将信号电荷转换成电压信号的电荷-电压转换单元的作用。复位晶体管(Rst) 104的漏极电极连接至电源电压Vdd的像素电源且其源极电极连接至浮动扩散103。在信号电荷从光电二极管101转移至浮动扩散103前，复位晶体管104将复位脉冲供给至栅极电极，从而使浮动扩散103的电压复位至复位电压。
[0065]放大晶体管(Amp) 105的栅极电极连接至浮动扩散103且其漏极电极连接至电源电压Vdd的像素电源。在经由复位晶体管104复位后，浮动扩散103的电压被输出作为复位电平，且在传输晶体管102传输信号电荷后，浮动扩散103的电压又被输出作为信号电平。
[0066]放大晶体管105与设置于下基板11的负载M0S 121的组合起到源极跟随器的作用，并且将表示浮动扩散103的电压的模拟信号传输至下基板11的比较器51。
[0067]比较器51能够由差分放大电路形成。比较器51包括差分晶体管对单元、负载晶体管对单元和电流源单元145，差分晶体管对单元包括晶体管141和144，负载晶体管对单元包括用作差分晶体管对单元的输出负载的且位于电源侧的晶体管142和143，电流源单元145供给恒定操作电流且位于地(GND)侦1|。
[0068]晶体管141和144各自的源极连接至电流源单元145的晶体管的漏极，且负载晶体管对单元的相应的晶体管142和143的漏极分别连接至晶体管141和144的漏极(输出端子)。
[0069]差分晶体管对单元的输出(或附图中所示的示例中的晶体管144的漏极)得到充分放大，然后经由缓冲器146被输出至锁存电路52。
[0070]从像素21传输来的像素信号被供给至晶体管141的栅极(输入端子)，且斜坡信号从DAC 36被供给至晶体管144的栅极(输入端子)。
[0071]锁存电路52形成有十个锁存列161-1至161_10。代码D0至D9 (以下被称为代码值D)分别被输入至锁存列161-1至161-10。代码值D0至D9是表示当时时间的代码值。
[0072]各锁存列161是动态电路，以此减小尺寸。来自比较器51的输出被输入至晶体管171的栅极，晶体管171用来接通和断开对应的锁存列161。通过使比较器51的输出反转而产生的代码值被保存在该锁存电路52中，然后被读出，并且被输出至感测放大器33(图1