专利名称：移位暂存器电路的制作方法
技术领域：
本发明是有关于一种移位暂存器电路，尤指一种具晶体管临界电压偏移回复功能 的移位暂存器电路。
背景技术：
液晶显示装置(Liquid Crystal Display ；LCD)是目前广泛使用的一种平面显示 器，其具有外型轻薄、省电以及低辐射等优点。液晶显示装置的工作原理是利用改变液晶层 两端的电压差来改变液晶层内的液晶分子的排列状态，据以改变液晶层的透光性，再配合 背光模组所提供的光源以显示影像。一般而言，液晶显示装置包括多画素单元、源极驱动器 以及移位暂存器电路。源极驱动器是用来提供多数据信号至多画素单元。移位暂存器电 路包括多级移位暂存器以产生多栅极信号馈入多画素单元，从而控制多数据信号的写入运 作。因此，移位暂存器电路即为控制数据信号写入操作的关键性元件。图1为公知移位暂存器电路的示意图。如图1所示，移位暂存器电路100包括多级 移位暂存器，其中只显示第(N-I)级移位暂存器111、第N级移位暂存器112以及第(N+1) 级移位暂存器113。第N级移位暂存器112是用来根据栅极信号S&i-l与第一系统时序脉 冲HCl以产生栅极信号S&i，第(N+1)级移位暂存器113是用来根据栅极信号S&i与反相于 第一系统时序脉冲HCl的第二系统时序脉冲HC2以产生栅极信号S&i+l馈入至栅极线GLn， 其余级移位暂存器可同理类推。如图1所示，第N级移位暂存器112包括输入单元120、上 拉单元130、下拉单元140、辅助下拉单元150、及控制单元160，其中控制单元160是用来根 据驱动控制电压VQn与高电源电压VPH以提供控制信号Sc，而在第N级移位暂存器112的 大部分运作时间中，辅助下拉单元150是用来根据控制信号&将栅极信号S&i与驱动控制 电压VQn下拉至低电源电压VPL。亦即，辅助下拉单元150的晶体管是长时间工作于顺偏状 态，故易造成临界电压偏移现象。若为降低制造成本而将移位暂存器电路100整合于包括 画素阵列的显示面板上，亦即基于G0A(Gate-driver On Array)架构，则上述多级移位暂存 器所使用的晶体管是为薄膜晶体管(Thin Film Transistor ;TFT)，所以晶体管长时间工作 于顺偏状态就更容易导致严重的临界电压偏移现象，从而降低辅助下拉单元150的下拉稳 压功能，进而缩短移位暂存器电路100的使用寿命。
发明内容
依据本发明的实施例，其公开一种移位暂存器电路，用以提供多栅极信号至多栅 极线，该移位暂存器电路包括多级移位暂存器，所述级移位暂存器的一第N级移位暂存器 包括一上拉单元，电连接于所述栅极线的一第N栅极线，该上拉单元是用来根据一系统时 序脉冲与一驱动控制电压以上拉所述栅极信号的一第N栅极信号，其中该第N栅极线是用 以传输该第N栅极信号；一输入单元，电连接于该上拉单元，该输入单元是用来根据一第一 输入信号以输出该驱动控制电压；一下拉单元，电连接于该输入单元与该第N栅极线，该下 拉单元是用来根据一第二输入信号以下拉该驱动控制电压与该第N栅极信号；一第一控制单元，电连接于该输入单元，该第一控制单元是用来根据该驱动控制电压与一第一辅助时 序脉冲以提供一第一控制信号；以及一第一辅助下拉单元，电连接于该第一控制单元、该输 入单元与该第N栅极线，该第一辅助下拉单元是用来根据该第一控制信号与一反相于该第 一辅助时序脉冲的第二辅助时序脉冲以下拉该驱动控制电压与该第N栅极信号。该第一辅助下拉单元包括一第一晶体管，具有一电连接于该第N栅极线的第一 端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以 及一第二晶体管，具有一电连接于该输入单元与该上拉单元的第一端、一用来接收该第一 控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及该第一控制单元包 括一第三晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来接收该第一辅助 时序脉冲的栅极端、及一用来输出该第一控制信号的第二端；以及一第四晶体管，具有一电 连接于该第三晶体管的第二端的第一端、一电连接于该输入单元与该上拉单元的栅极端、 及一用来接收一电源电压的第二端。该第一辅助下拉单元包括一第一晶体管，具有一电连接于该第N栅极线的第一 端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以 及一第二晶体管，具有一电连接于该输入单元与该上拉单元的第一端、一用来接收该第一 控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及该第一控制单元包 括一第三晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来输出该第一控制 信号的第二端、及一栅极端；一第四晶体管，具有一电连接于该第三晶体管的第二端的第一 端、一电连接于该输入单元与该上拉单元的栅极端、及一用来接收一电源电压的第二端；一 第五晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来接收该第一辅助时序 脉冲的栅极端、及一电连接于该第三晶体管的栅极端的第二端；以及一第六晶体管，具有一 电连接于该第五晶体管的第二端的第一端、一电连接于该第四晶体管的栅极端的栅极端、 及一用来接收该电源电压的第二端。还包括一第二控制单元，电连接于该输入单元，该第二控制单元是用来根据该驱 动控制电压与该第二辅助时序脉冲以提供一第二控制信号；以及一第二辅助下拉单元，电 连接于该第二控制单元、该输入单元与该第N栅极线，该第二辅助下拉单元是用来根据该 第二控制信号与该第一辅助时序脉冲以下拉该驱动控制电压与该第N栅极信号。该第二辅助下拉单元包括一第七晶体管，具有一电连接于该第N栅极线的第一 端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以 及一第八晶体管，具有一电连接于该输入单元与该上拉单元的第一端、一用来接收该第二 控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及该第二控制单元包 括一第九晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来接收该第二辅助 时序脉冲的栅极端、及一用来输出该第二控制信号的第二端；以及一第十晶体管，具有一电 连接于该第九晶体管的第二端的第一端、一电连接于该输入单元与该上拉单元的栅极端、 及一用来接收一电源电压的第二端。该第二辅助下拉单元包括一第七晶体管，具有一电连接于该第N栅极线的第一 端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以 及一第八晶体管，具有一电连接于该输入单元与该上拉单元的第一端、一用来接收该第二 控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及该第二控制单元包括一第九晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来输出该第二控制 信号的第二端、及一栅极端；一第十晶体管，具有一电连接于该第九晶体管的第二端的第一 端、一电连接于该输入单元与该上拉单元的栅极端、及一用来接收一电源电压的第二端；一 第十一晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来接收该第二辅助时 序脉冲的栅极端、及一电连接于该第九晶体管的栅极端的第二端；以及一第十二晶体管，具 有一电连接于该第十一晶体管的第二端的第一端、一电连接于该第十晶体管的栅极端的栅 极端、及一用来接收该电源电压的第二端。还包括一进位单元，电连接于该输入单元，该进位单元是用来根据该驱动控制电 压与该系统时序脉冲以输出一第N启始脉冲波动信号。该输入单元包括一第十五晶体管，具有一用来接收该第一输入信号的第一端、一 电连接于该第一端的栅极端、及一用来输出该驱动控制电压的第二端；该上拉单元包括 一第十六晶体管，具有一用来接收该系统时序脉冲的第一端、一用来接收该驱动控制电压 的栅极端、及一电连接于该第N栅极线的第二端；以及该进位单元包括一第十七晶体管， 具有一用来接收该系统时序脉冲的第一端、一用来接收该驱动控制电压的栅极端、及一用 来输出该第N启始脉冲波动信号的第二端。该第十五晶体管的第一端是电连接于所述级移 位暂存器的一第(N-I)级移位暂存器以接收一第(N-I)启始脉冲波动信号。该下拉单元包括一第十三晶体管，具有一电连接于该第N栅极线的第一端、一用 来接收该第二输入信号的栅极端、及一用来接收一电源电压的第二端；一第十四晶体管，具 有一电连接于该第十五晶体管的第二端的第一端、一电连接于该第十三晶体管的栅极端的 栅极端、及一用来接收该电源电压的第二端；以及一第二十晶体管，具有一电连接于该第 十七晶体管的第二端的第一端、一电连接于该第十三晶体管的栅极端的栅极端、及一用来 接收该电源电压的第二端。该第十三晶体管的栅极端是电连接于所述级移位暂存器的一第 (N+1)级移位暂存器以接收一第(N+1)栅极信号或一第(N+1)启始脉冲波动信号。该第一辅助下拉单元包括一第一晶体管，具有一电连接于该第N栅极线的第一 端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；一 第二晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一用来接收该第一控制 信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及一第十八晶体管，具有一 电连接于该第十七晶体管的第二端的第一端、一用来接收该第一控制信号的栅极端、及一 用来接收该第二辅助时序脉冲的第二端；以及该第一控制单元包括一第三晶体管，具有 一用来接收该第一辅助时序脉冲的第一端、一用来接收该第一辅助时序脉冲的栅极端、及 一用来输出该第一控制信号的第二端；以及一第四晶体管，具有一电连接于该第三晶体管 的第二端的第一端、一电连接于该第十五晶体管的第二端的栅极端、及一用来接收一电源 电压的第二端。该第一辅助下拉单元包括一第一晶体管，具有一电连接于该第N栅极线的第一 端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；一 第二晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一用来接收该第一控制 信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及一第十八晶体管，具有一 电连接于该第十七晶体管的第二端的第一端、一用来接收该第一控制信号的栅极端、及一 用来接收该第二辅助时序脉冲的第二端；以及该第一控制单元包括一第三晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来输出该第一控制信号的第二端、及一栅 极端；一第四晶体管，具有一电连接于该第三晶体管的第二端的第一端、一电连接于该第 十五晶体管的第二端的栅极端、及一用来接收一电源电压的第二端；一第五晶体管，具有一 用来接收该第一辅助时序脉冲的第一端、一用来接收该第一辅助时序脉冲的栅极端、及一 电连接于该第三晶体管的栅极端的第二端；以及一第六晶体管，具有一电连接于该第五晶 体管的第二端的第一端、一电连接于该第四晶体管的栅极端的栅极端、及一用来接收该电 源电压的第二端。进一步包括一第二控制单元，电连接于该输入单元，该第二控制单元是用来根据 该驱动控制电压与该第二辅助时序脉冲以提供一第二控制信号；以及一第二辅助下拉单 元，电连接于该第二控制单元、该输入单元、该进位单元与该第N栅极线，该第二辅助下拉 单元是用来根据该第二控制信号与该第一辅助时序脉冲以下拉该驱动控制电压、该第N启 始脉冲波动信号与该第N栅极信号。该第二辅助下拉单元包括一第七晶体管，具有一电连接于该第N栅极线的第一 端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；一 第八晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一用来接收该第二控制 信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及一第十九晶体管，具有一 电连接于该第十七晶体管的第二端的第一端、一用来接收该第二控制信号的栅极端、及一 用来接收该第一辅助时序脉冲的第二端；以及该第二控制单元包括一第九晶体管，具有 一用来接收该第二辅助时序脉冲的第一端、一用来接收该第二辅助时序脉冲的栅极端、及 一用来输出该第二控制信号的第二端；以及一第十晶体管，具有一电连接于该第九晶体管 的第二端的第一端、一电连接于该第十五晶体管的第二端的栅极端、及一用来接收一电源 电压的第二端。该第二辅助下拉单元包括一第七晶体管，具有一电连接于该第N栅极线的第一 端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；一 第八晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一用来接收该第二控制 信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及一第十九晶体管，具有一 电连接于该第十七晶体管的第二端的第一端、一用来接收该第二控制信号的栅极端、及一 用来接收该第一辅助时序脉冲的第二端；以及该第二控制单元包括一第九晶体管，具有 一用来接收该第二辅助时序脉冲的第一端、一用来输出该第二控制信号的第二端、及一栅 极端；一第十晶体管，具有一电连接于该第九晶体管的第二端的第一端、一电连接于该第 十五晶体管的第二端的栅极端、及一用来接收一电源电压的第二端；一第十一晶体管，具有 一用来接收该第二辅助时序脉冲的第一端、一用来接收该第二辅助时序脉冲的栅极端、及 一电连接于该第九晶体管的栅极端的第二端；以及一第十二晶体管，具有一电连接于该第 十一晶体管的第二端的第一端、一电连接于该第十晶体管的栅极端的栅极端、及一用来接 收该电源电压的第二端。该输入单元包括一第十五晶体管，具有一用来接收该第一输入 信号的第一端、一电连接于该第一端的栅极端、及一用来输出该驱动控制电压的第二端；以 及该上拉单元包括一第十六晶体管，具有一用来接收该系统时序脉冲的第一端、一用来接 收该驱动控制电压的栅极端、及一电连接于该第N栅极线的第二端。第十五晶体管的第一 端是电连接于所述级移位暂存器的一第(N-I)级移位暂存器以接收一第(N-I)栅极信号。该下拉单元包括一第十三晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该 第二输入信号的栅极端、及一用来接收一电源电压的第二端；以及一第十四晶体管，具有一 电连接于该输入单元与该上拉单元的第一端、一电连接于该第十三晶体管的栅极端的栅极 端、及一用来接收该电源电压的第二端。该第十三晶体管的栅极端是电连接于所述级移位 暂存器的一第(N+1)级移位暂存器以接收一第(N+1)栅极信号。还包括一第二控制单元， 电连接于该输入单元，该第二控制单元是用来根据该驱动控制电压与一第三辅助时序脉冲 以提供一第二控制信号；一第二辅助下拉单元，电连接于该第二控制单元、该输入单元与该 第N栅极线，该第二辅助下拉单元是用来根据该第二控制信号与一反相于该第三辅助时序 脉冲的第四辅助时序脉冲以下拉该驱动控制电压与该第N栅极信号；一第三控制单元，电 连接于该输入单元，该第三控制单元是用来根据该驱动控制电压与一第五辅助时序脉冲以 提供一第三控制信号；以及一第三辅助下拉单元，电连接于该第三控制单元、该输入单元与 该第N栅极线，该第三辅助下拉单元是用来根据该第三控制信号与一反相于该第五辅助时 序脉冲的第六辅助时序脉冲以下拉该驱动控制电压与该第N栅极信号。
图1为公知移位暂存器电路的示意图。图2为本发明第一实施例的移位暂存器电路的示意图。图3为图2所示的移位暂存器电路的工作相关信号波形示意图，其中横轴为时间
轴ο图4为本发明第二实施例的移位暂存器电路的示意图。图5为本发明第三实施例的移位暂存器电路的示意图。图6为本发明第四实施例的移位暂存器电路的示意图。图7为本发明第五实施例的移位暂存器电路的示意图。附图标记说明
权利要求
1.一种移位暂存器电路，用以提供多栅极信号至多栅极线，该移位暂存器电路包括多 级移位暂存器，所述级移位暂存器的一第N级移位暂存器包括一上拉单元，电连接于所述栅极线的一第N栅极线，该上拉单元是用来根据一系统时 序脉冲与一驱动控制电压以上拉所述栅极信号的一第N栅极信号，其中该第N栅极线是用 以传输该第N栅极信号；一输入单元，电连接于该上拉单元，该输入单元是用来根据一第一输入信号以输出该 驱动控制电压；一下拉单元，电连接于该输入单元与该第N栅极线，该下拉单元是用来根据一第二输 入信号以下拉该驱动控制电压与该第N栅极信号；一第一控制单元，电连接于该输入单元，该第一控制单元是用来根据该驱动控制电压 与一第一辅助时序脉冲以提供一第一控制信号；以及一第一辅助下拉单元，电连接于该第一控制单元、该输入单元与该第N栅极线，该第一 辅助下拉单元是用来根据该第一控制信号与一反相于该第一辅助时序脉冲的第二辅助时 序脉冲以下拉该驱动控制电压与该第N栅极信号。
2.如权利要求1所述的移位暂存器电路，其特征在于， 该第一辅助下拉单元包括一第一晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第一控制信号 的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及一第二晶体管，具有一电连接于该输入单元与该上拉单元的第一端、一用来接收该第 一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及 该第一控制单元包括一第三晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来接收该第一辅 助时序脉冲的栅极端、及一用来输出该第一控制信号的第二端；以及一第四晶体管，具有一电连接于该第三晶体管的第二端的第一端、一电连接于该输入 单元与该上拉单元的栅极端、及一用来接收一电源电压的第二端。
3.如权利要求1所述的移位暂存器电路，其特征在于， 该第一辅助下拉单元包括一第一晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第一控制信号 的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及一第二晶体管，具有一电连接于该输入单元与该上拉单元的第一端、一用来接收该第 一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及 该第一控制单元包括一第三晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来输出该第一控 制信号的第二端、及一栅极端；一第四晶体管，具有一电连接于该第三晶体管的第二端的第一端、一电连接于该输入 单元与该上拉单元的栅极端、及一用来接收一电源电压的第二端；一第五晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来接收该第一辅 助时序脉冲的栅极端、及一电连接于该第三晶体管的栅极端的第二端；以及一第六晶体管，具有一电连接于该第五晶体管的第二端的第一端、一电连接于该第四晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。
4.如权利要求1所述的移位暂存器电路，其特征在于，该移位暂存器电路进一步包括 一第二控制单元，电连接于该输入单元，该第二控制单元是用来根据该驱动控制电压与该第二辅助时序脉冲以提供一第二控制信号；以及一第二辅助下拉单元，电连接于该第二控制单元、该输入单元与该第N栅极线，该第二 辅助下拉单元是用来根据该第二控制信号与该第一辅助时序脉冲以下拉该驱动控制电压 与该第N栅极信号。
5.如权利要求4所述的移位暂存器电路，其特征在于， 该第二辅助下拉单元包括一第七晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二控制信号 的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及一第八晶体管，具有一电连接于该输入单元与该上拉单元的第一端、一用来接收该第 二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及 该第二控制单元包括一第九晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来接收该第二辅 助时序脉冲的栅极端、及一用来输出该第二控制信号的第二端；以及一第十晶体管，具有一电连接于该第九晶体管的第二端的第一端、一电连接于该输入 单元与该上拉单元的栅极端、及一用来接收一电源电压的第二端。
6.如权利要求4所述的移位暂存器电路，其特征在于， 该第二辅助下拉单元包括一第七晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二控制信号 的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及一第八晶体管，具有一电连接于该输入单元与该上拉单元的第一端、一用来接收该第 二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及 该第二控制单元包括一第九晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来输出该第二控 制信号的第二端、及一栅极端；一第十晶体管，具有一电连接于该第九晶体管的第二端的第一端、一电连接于该输入 单元与该上拉单元的栅极端、及一用来接收一电源电压的第二端；一第十一晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来接收该第二 辅助时序脉冲的栅极端、及一电连接于该第九晶体管的栅极端的第二端；以及一第十二晶体管，具有一电连接于该第十一晶体管的第二端的第一端、一电连接于该 第十晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。
7.如权利要求1所述的移位暂存器电路，其特征在于，该移位暂存器电路进一步包括 一进位单元，电连接于该输入单元，该进位单元是用来根据该驱动控制电压与该系统时序脉冲以输出一第N启始脉冲波动信号。
8.如权利要求7所述的移位暂存器电路，其特征在于， 该输入单元包括一第十五晶体管，具有一用来接收该第一输入信号的第一端、一电连接于该第一端的栅极端、及一用来输出该驱动控制电压的第二端； 该上拉单元包括一第十六晶体管，具有一用来接收该系统时序脉冲的第一端、一用来接收该驱动控制 电压的栅极端、及一电连接于该第N栅极线的第二端；以及 该进位单元包括一第十七晶体管，具有一用来接收该系统时序脉冲的第一端、一用来接收该驱动控制 电压的栅极端、及一用来输出该第N启始脉冲波动信号的第二端。
9.如权利要求8所述的移位暂存器电路，其特征在于，该第十五晶体管的第一端是电 连接于所述级移位暂存器的一第(N-I)级移位暂存器以接收一第(N-I)启始脉冲波动信号。
10.如权利要求8所述的移位暂存器电路，其特征在于，该下拉单元包括一第十三晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二输入信 号的栅极端、及一用来接收一电源电压的第二端；一第十四晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一电连接于该 第十三晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端；以及一第二十晶体管，具有一电连接于该第十七晶体管的第二端的第一端、一电连接于该 第十三晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。
11.如权利要求10所述的移位暂存器电路，其特征在于，该第十三晶体管的栅极端是 电连接于所述级移位暂存器的一第(N+1)级移位暂存器以接收一第(N+1)栅极信号或一第 (N+1)启始脉冲波动信号。
12.如权利要求8所述的移位暂存器电路，其特征在于， 该第一辅助下拉单元包括一第一晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第一控制信号 的栅极端、及一用来接收该第二辅助时序脉冲的第二端；一第二晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一用来接收该第 一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及一第十八晶体管，具有一电连接于该第十七晶体管的第二端的第一端、一用来接收该 第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及 该第一控制单元包括一第三晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来接收该第一辅 助时序脉冲的栅极端、及一用来输出该第一控制信号的第二端；以及一第四晶体管，具有一电连接于该第三晶体管的第二端的第一端、一电连接于该第 十五晶体管的第二端的栅极端、及一用来接收一电源电压的第二端。
13.如权利要求8所述的移位暂存器电路，其特征在于， 该第一辅助下拉单元包括一第一晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第一控制信号 的栅极端、及一用来接收该第二辅助时序脉冲的第二端；一第二晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一用来接收该第 一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及一第十八晶体管，具有一电连接于该第十七晶体管的第二端的第一端、一用来接收该 第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及 该第一控制单元包括一第三晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来输出该第一控 制信号的第二端、及一栅极端；一第四晶体管，具有一电连接于该第三晶体管的第二端的第一端、一电连接于该第 十五晶体管的第二端的栅极端、及一用来接收一电源电压的第二端；一第五晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来接收该第一辅 助时序脉冲的栅极端、及一电连接于该第三晶体管的栅极端的第二端；以及一第六晶体管，具有一电连接于该第五晶体管的第二端的第一端、一电连接于该第四 晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。
14.如权利要求8所述的移位暂存器电路，其特征在于，该移位暂存器电路进一步包括一第二控制单元，电连接于该输入单元，该第二控制单元是用来根据该驱动控制电压 与该第二辅助时序脉冲以提供一第二控制信号；以及一第二辅助下拉单元，电连接于该第二控制单元、该输入单元、该进位单元与该第N栅 极线，该第二辅助下拉单元是用来根据该第二控制信号与该第一辅助时序脉冲以下拉该驱 动控制电压、该第N启始脉冲波动信号与该第N栅极信号。
15.如权利要求14所述的移位暂存器电路，其特征在于， 该第二辅助下拉单元包括一第七晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二控制信号 的栅极端、及一用来接收该第一辅助时序脉冲的第二端；一第八晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一用来接收该第 二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及一第十九晶体管，具有一电连接于该第十七晶体管的第二端的第一端、一用来接收该 第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及 该第二控制单元包括一第九晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来接收该第二辅 助时序脉冲的栅极端、及一用来输出该第二控制信号的第二端；以及一第十晶体管，具有一电连接于该第九晶体管的第二端的第一端、一电连接于该第 十五晶体管的第二端的栅极端、及一用来接收一电源电压的第二端。
16.如权利要求14所述的移位暂存器电路，其特征在于， 该第二辅助下拉单元包括一第七晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二控制信号 的栅极端、及一用来接收该第一辅助时序脉冲的第二端；一第八晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一用来接收该第 二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及一第十九晶体管，具有一电连接于该第十七晶体管的第二端的第一端、一用来接收该 第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及该第二控制单元包括一第九晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来输出该第二控 制信号的第二端、及一栅极端；一第十晶体管，具有一电连接于该第九晶体管的第二端的第一端、一电连接于该第 十五晶体管的第二端的栅极端、及一用来接收一电源电压的第二端；一第十一晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来接收该第二 辅助时序脉冲的栅极端、及一电连接于该第九晶体管的栅极端的第二端；以及一第十二晶体管，具有一电连接于该第十一晶体管的第二端的第一端、一电连接于该 第十晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。
17.如权利要求1所述的移位暂存器电路，其特征在于， 该输入单元包括一第十五晶体管，具有一用来接收该第一输入信号的第一端、一电连接于该第一端的 栅极端、及一用来输出该驱动控制电压的第二端；以及 该上拉单元包括一第十六晶体管，具有一用来接收该系统时序脉冲的第一端、一用来接收该驱动控制 电压的栅极端、及一电连接于该第N栅极线的第二端。
18.如权利要求17所述的移位暂存器电路，其特征在于，该第十五晶体管的第一端是 电连接于所述级移位暂存器的一第(N-I)级移位暂存器以接收一第(N-I)栅极信号。
19.如权利要求1所述的移位暂存器电路，其特征在于该下拉单元包括一第十三晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二输入信 号的栅极端、及一用来接收一电源电压的第二端；以及一第十四晶体管，具有一电连接于该输入单元与该上拉单元的第一端、一电连接于该 第十三晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。
20.如权利要求19所述的移位暂存器电路，其特征在于该第十三晶体管的栅极端是 电连接于所述级移位暂存器的一第(N+1)级移位暂存器以接收一第(N+1)栅极信号。
21.如权利要求1所述的移位暂存器电路，其特征在于，该移位暂存器电路进一步包括一第二控制单元，电连接于该输入单元，该第二控制单元是用来根据该驱动控制电压 与一第三辅助时序脉冲以提供一第二控制信号；一第二辅助下拉单元，电连接于该第二控制单元、该输入单元与该第N栅极线，该第二 辅助下拉单元是用来根据该第二控制信号与一反相于该第三辅助时序脉冲的第四辅助时 序脉冲以下拉该驱动控制电压与该第N栅极信号；一第三控制单元，电连接于该输入单元，该第三控制单元是用来根据该驱动控制电压 与一第五辅助时序脉冲以提供一第三控制信号；以及一第三辅助下拉单元，电连接于该第三控制单元、该输入单元与该第N栅极线，该第三 辅助下拉单元是用来根据该第三控制信号与一反相于该第五辅助时序脉冲的第六辅助时 序脉冲以下拉该驱动控制电压与该第N栅极信号。
全文摘要
一种移位暂存器电路包括多级移位暂存器以提供多栅极信号，每一级移位暂存器包括输入单元、上拉单元、下拉单元、控制单元及辅助下拉单元。输入单元是用来根据第一输入信号以输出驱动控制电压。上拉单元根据驱动控制电压与系统时序脉冲以上拉对应栅极信号。下拉单元根据第一输入信号以下拉对应栅极信号与驱动控制电压。控制单元是用来根据第一辅助时序脉冲以产生控制信号。辅助下拉单元根据控制信号及反相于第一辅助时序脉冲的第二辅助时序脉冲以下拉对应栅极信号与驱动控制电压。
文档编号G09G3/36GK102136241SQ20111005232
公开日2011年7月27日 申请日期2011年3月2日 优先权日2010年12月30日
发明者吴佳恩, 林志隆, 涂俊达, 陈勇志 申请人:友达光电股份有限公司