移位寄存器单元、驱动方法、栅极驱动电路和显示装置与流程

本发明涉及栅极驱动技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。

背景技术：

随着科学技术日新月异的发展，液晶显示屏已成为生产、生活中不可或缺的产品，在信息传播中起到重要的作用。液晶显示屏主要包括显示区域、数据驱动模块和栅极驱动模块，其中栅极驱动模块是整个显示系统的开关，通过对像素TFT(Thin Film Transistor，薄膜晶体管)的依序打开，实现数据信号的输入，从而实现显示功能。

目前，利用移位寄存器原理的GOA(Gate On Array，阵列基板行驱动)电路被广泛应用，通过TFT(薄膜晶体管)电路单元实现栅极驱动，不仅可以节省空间，实现窄边框设计，而且减少bonding(绑定)工序，节约成本，提高良率及产能。

然而GOA电路的稳定性是实现正常显示的关键因素，由于其组成是由基本移位寄存器单元级联而成，移位寄存器单元的输出信号受控于上拉节点和时钟信号，信号噪声和TFT的漏电流都可能造成GOA单元的错误输出。

技术实现要素：

本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有技术中下拉节点控制单元由上拉节点控制，而上拉节点的电位又能由于复位单元包括的复位晶体管的漏电流而降低，所以有可能导致不能在输出阶段对下拉节点正确的放噪，以及由于信号噪声和薄膜晶体管的漏电流造成的栅极驱动电路的错误输出的问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，包括：

输入单元，分别与输入端、上拉节点和高电平输出端连接；

充放电单元，连接于所述上拉节点和栅极驱动信号输出端之间；

复位单元，分别与复位端、低电平输出端和所述上拉节点连接，用于在复位阶段在复位端接入的复位信号的控制下控制所述上拉节点的电位；

下拉节点控制单元，分别与下拉节点、高电平输出端、低电平输出端和栅极驱动信号输出端连接，用于在所述栅极驱动信号输出端的控制下控制所述下拉节点的电位；以及，

输出单元，分别与时钟信号输出端、低电平输出端、所述上拉节点、所述下拉节点和所述栅极驱动信号输出端连接，用于在所述上拉节点和下拉节点的控制下，控制所述栅极驱动信号输出端的电位。

实施时，所述低电平输出端包括第一低电平输出端和第二低电平输出端；

所述复位单元与第一低电平输出端连接，用于在复位阶段在所述复位信号的控制下控制所述上拉节点的电位为第一低电平；

所述输出单元与第二低电平输出端连接，用于在复位阶段在所述下拉节点的控制下控制所述栅极驱动信号输出端输出第二低电平；

第一低电平小于第二低电平。

实施时，所述复位单元包括：第一复位晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与所述第一低电平输出端连接；以及，

第二复位晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与所述第一低电平输出端连接；

所述输出单元包括：

上拉晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号输出端连接，第二极与所述栅极驱动信号输出端连接；以及，

下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第二低电平输出端连接。

实施时，所述下拉节点控制单元与第二低电平输出端连接；

所述下拉节点控制单元包括：

第一下拉控制模块，分别与所述栅极驱动信号输出端、第二低电平输出端、所述下拉节点和下拉控制节点连接，用于当所述栅极驱动信号输出端输出第一电平时控制所述下拉节点的电位为低电平；以及，

第二下拉控制模块，分别与所述下拉控制节点、所述高电平输出端和所述下拉节点连接，用于当所述栅极驱动信号输出端输出第二电平时控制所述下拉节点与所述高电平输出端连接。

实施时，所述第一下拉控制模块包括：

第一下拉控制晶体管，栅极与所述栅极驱动信号输出端连接，第一极与所述下拉节点连接，第二极与所述第二低电平输出端连接；以及，

第二下拉控制晶体管，栅极与所述栅极驱动信号输出端连接，第一极与下拉控制节点连接，第二极与所述第二低电平输出端连接；

所述第二下拉控制模块包括：

第三下拉控制晶体管，栅极和第一极都与高电平输出端连接，第二极与所述下拉控制节点连接；以及，

第四下拉控制晶体管，栅极与所述下拉控制节点连接，第一极与高电平输出端连接，第二极与所述下拉节点连接；

所述第一下拉控制晶体管的宽长比与所述第四下拉控制晶体管的宽长比的比例被设置为预定范围内，以使得当所述栅极驱动信号输出端输出第一电平时所述下拉节点的电位为低电平。

实施时，所述充放电模块包括：存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。

实施时，所述输入单元包括：输入晶体管，栅极与所述输入端连接，第一极与高电平输出端连接，第二极与所述上拉节点连接。

本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：在每一显示周期：

在输入阶段，在输入端接入的输入信号的控制下，输入单元控制上拉节点与高电平输出端连接，输出单元控制栅极驱动信号输出端与时钟信号输出端连接；在所述栅极驱动信号输出端的控制下，下拉节点控制单元控制下拉节点与高电平输出端连接；

在输出阶段，充放电单元控制自举拉升所述上拉节点的电位，输出单元控制栅极驱动信号输出端与时钟信号输出端连接，以使得所述栅极驱动信号输出端输出高电平；在所述栅极驱动信号输出端的控制下，下拉节点控制单元控制所述下拉节点的电位为低电平；

在输出下拉阶段，输出单元控制栅极驱动信号输出端与时钟信号输出端连接，以使得所述栅极驱动信号输出端输出低电平；在所述栅极驱动信号输出端的控制下，下拉节点控制单元控制所述下拉节点的电位为高电平，输出单元控制所述栅极驱动信号输出端输出低电平，以对所述栅极驱动信号输出端进行放噪；

在复位阶段，在复位端接入的复位信号的控制下，复位单元控制所述上拉节点的电位为低电平，在所述栅极驱动信号输出端的控制下，下拉节点控制单元控制下拉节点的电位为高电平，输出单元控制所述栅极驱动信号输出端输出低电平，以对所述栅极驱动信号输出端进行放噪。

本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元；

除了第一级移位寄存器单元，每一级移位寄存器单元的输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；

除了最后一级移位寄存器单元，每一级移位寄存器单元的复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。

本发明还提供了一种显示装置，包括多级上述的栅极驱动电路。

与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置在输出阶段通过下拉节点控制单元在输出的栅极驱动信号的控制下对下拉节点进行放噪通过栅极驱动信号的反馈，可以在栅极驱动信号输出端的控制下使得下拉节点控制单元控制下拉节点的电位，以进一步对栅极驱动信号输出端放噪，降低噪声，提高稳定性。

附图说明

图1是本发明实施例所述的移位寄存器单元的结构框图；

图2是本发明另一实施例所述的移位寄存器单元的结构框图；

图3是本发明又一实施例所述的移位寄存器单元的结构框图；

图4是本发明所述的移位寄存器单元的一具体实施例的电路图；

图5是本发明如图4所示的移位寄存器单元的具体实施例的工作时序图；

图6是本发明实施例所述的移位寄存器单元的驱动方法的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明实施例所述的移位寄存器单元包括：

输入单元11，分别与输入端INPUT、上拉节点PU和输出高电平VDD的高电平输出端连接；

充放电单元12，连接于所述上拉节点PU和栅极驱动信号输出端OUTPUT之间；

复位单元13，分别与复位端RESET、低电平输出端VLT和所述上拉节点PU连接，用于在复位阶段在复位端RESET接入的复位信号的控制下控制所述上拉节点PU的电位；

下拉节点控制单元14，分别与下拉节点PD、输出高电平VDD的高电平输出端、低电平输出端VLT和栅极驱动信号输出端OUTPUT连接，用于在所述栅极驱动信号输出端OUTPUT的控制下控制所述下拉节点PD的电位；以及，

输出单元15，分别与时钟信号输出端CLK、低电平输出端VLT、所述上拉节点PU、所述下拉节点PD和所述栅极驱动信号输出端OUTPUT连接，用于在所述上拉节点PU和下拉节点PD的控制下，控制所述栅极驱动信号输出端OUTPUT的电位。

本发明所述的移位寄存器单元在输出阶段通过下拉节点控制单元在输出的栅极驱动信号的控制下对下拉节点进行放噪(在现有技术中下拉节点控制单元是与上拉节点PU连接的，由于上拉节点PU的电位又可能由于复位单元包括的复位晶体管的漏电流而降低，所以有可能导致不能在输出阶段对下拉节点PD正确的放噪)，另外，通过栅极驱动信号的反馈，可以在栅极驱动信号输出端的控制下使得下拉节点控制单元控制下拉节点的电位，以进一步对栅极驱动信号输出端放噪，降低噪声，提高稳定性。

具体的，所述低电平输出端可以包括输出第一低电平VGL1的第一低电平输出端和输出第二低电平VGL2的第二低电平输出端；

所述复位单元13与输出第一低电平VGL1的第一低电平输出端连接，用于在复位阶段在所述复位信号的控制下控制所述上拉节点PU的电位为第一低电平VGL1；

所述输出单元15与输出第二低电平VGL2的第二低电平输出端连接，用于在复位阶段在所述下拉节点PD的控制下控制所述栅极驱动信号输出端OUTPUT输出第二低电平VGL2；

第一低电平VGL1小于第二低电平VGL2。

在如图2所示的实施例中，在复位阶段复位单元控制PU接入VGL1，而输出单元包括的上拉晶体管的源极电压在非输出阶段都被设置为电压值比较大的VGL2，则在非输出阶段，即使输入单元包括的输入晶体管漏电从而导致输出晶体管的栅极电位增加，上拉晶体管误导通的几率也会减小，从而降低移位寄存器单元误输出几率。

在实际操作时，所述上拉晶体管可以为n型晶体管，但是在改变上拉晶体管的栅极接入的控制信号的情况下，所述上拉晶体管也可以为p型，在此对上拉晶体管的类型并不作限定。

具体的，所述复位单元可以包括：第一复位晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与所述第一低电平输出端连接；以及，

第二复位晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与所述第一低电平输出端连接。

在实际操作时，所述复位单元包括一个复位晶体管即可，但是为了提升上拉节点复位的速度，可以采用两个复位晶体管。

具体的，所述输出单元可以包括：

上拉晶体管，栅极与所述上拉节点连接，第一极与所述时钟信号输出端连接，第二极与所述栅极驱动信号输出端连接；以及，

下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第二低电平输出端连接。

具体的，如图3所示，所述下拉节点控制单元与输出第二低电平VGL2的第二低电平输出端连接；

所述下拉节点控制单元包括：

第一下拉控制模块141，分别与所述栅极驱动信号输出端OUTPUT、输出第二低电平VGL2的第二低电平输出端、所述下拉节点PD和下拉控制节点PD_CN连接，用于当所述栅极驱动信号输出端OUTPUT输出第一电平时控制所述下拉节点PD的电位为低电平；以及，

第二下拉控制模块142，分别与所述下拉控制节点PD_CN、输出高电平VDD的高电平输出端和所述下拉节点PD连接，用于当所述栅极驱动信号输出端OUTPUT输出第二电平时控制所述下拉节点PD与所述高电平输出端连接。

本发明如图3所示的下拉节点控制单元14的实施例包括第一下拉控制模块141和第二下拉控制模块142，当OUTPUT输出第一电平时第一下拉控制模块141控制PD的电位为低电平，当OUTPUT输出第二电平时第二下拉控制模块142控制PD的电位为高电平。

在实际操作时，当第一下拉控制模块包括的晶体管为n型晶体管时，所述第一电平为高电平，所述第二电平为低电平，但是在实际操作时，随着第一下拉控制模块包括的晶体管的类型的改变，第一电平的值、第二电平的值也相应改变。

具体的，所述第一下拉控制模块可以包括：

第一下拉控制晶体管，栅极与所述栅极驱动信号输出端连接，第一极与所述下拉节点连接，第二极与所述第二低电平输出端连接；以及，

第二下拉控制晶体管，栅极与所述栅极驱动信号输出端连接，第一极与下拉控制节点连接，第二极与所述第二低电平输出端连接；

所述第二下拉控制模块可以包括：

第三下拉控制晶体管，栅极和第一极都与高电平输出端连接，第二极与所述下拉控制节点连接；以及，

第四下拉控制晶体管，栅极与所述下拉控制节点连接，第一极与高电平输出端连接，第二极与所述下拉节点连接；

所述第一下拉控制晶体管的宽长比与所述第四下拉控制晶体管的宽长比的比例被设置为预定范围内，以使得当所述栅极驱动信号输出端输出第一电平时所述下拉节点的电位为低电平。

具体的，所述充放电模块可以包括：存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。

具体的，所述输入单元可以包括：输入晶体管，栅极与所述输入端连接，第一极与高电平输出端连接，第二极与所述上拉节点连接。

下面通过一具体实施例来说明本发明所述的移位寄存器单元。

如图4所示，本发明所述的移位寄存器单元的一具体实施例包括输入端INPUT、栅极驱动信号输出端OUTPUT、复位端RESET、输入单元11、充放电单元12、复位单元13、下拉节点控制单元14和输出单元15；

在图4中，本发明所述的移位寄存器单元的该具体实施例包括由M1至M9依次编号的九个晶体管和一个存储电容C；

所述输入单元11包括：第一晶体管M1，栅极与输入端INPUT连接，漏极与输出高电平VDD的高电平输出端连接，源极与上拉节点PU连接；

所述充放电单元12包括：存储电容C，第一端与所述上拉节点PU连接，第二端与所述栅极驱动信号输出端OUTPUT连接；

所述复位单元13包括：第七晶体管M7，栅极与复位端RESET连接，漏极与所述上拉节点PU连接，源极与输出第一低电平VGL1的第一低电平输出端连接；以及，

第二晶体管M2，栅极与复位端RESET连接，漏极与所述上拉节点PU连接，源极与输出第一低电平VGL1的第一低电平输出端连接；

所述下拉节点控制单元14包括：

第六晶体管M6，栅极与所述栅极驱动信号输出端OUTPUT连接，漏极与所述下拉节点PD连接，源极与输出第二低电平VGL2的第二低电平输出端连接；

第八晶体管M8，栅极与所述栅极驱动信号输出端OUTPUT连接，漏极与下拉控制节点PD_CN连接，源极与输出第二低电平VGL2的第二低电平输出端连接；

第九晶体管M9，栅极和漏极都与输出高电平VDD的高电平输出端连接，源极与所述下拉控制节点PD_CN连接；以及，

第五晶体管M5，栅极与所述下拉控制节点PD_CN连接，漏极与输出高电平VDD的高电平输出端连接，源极与所述下拉节点PD连接；

所述输出单元15包括：

第三晶体管M3，栅极与所述上拉节点PU连接，漏极与时钟信号输出端CLK连接，源极与所述栅极驱动信号输出端OUTPUT连接；以及，

第四晶体管M4，栅极与所述下拉节点PD连接，漏极与所述栅极驱动信号输出端OUTPUT连接，源极与输出第二低电平VGL2的第二低电平输出端连接。

在图4所示的具体实施例中，CLK输出的时钟信号为交流周期性方波信号，CLK的占空比可设置；VDD为直流高电平，VGL1和VGL2为电压值不同的低电平，VGL1小于VGL2。

在如图4所示的具体实施例中，所有的晶体管都为n型晶体管，但是在实际操作时，如上晶体管也可以被替换为p型，仅需对相应的控制信号做出调整即可，在此对晶体管的类型不作限定。

当CLK为高电平时，CLK的电位为高电平VDD，当CLK为低电平时，CLK的电位为第二低电平VGL2。

如图5所示，本发明如图4所示的移位寄存器单元的具体实施例在工作时，在每一显示周期，

在输入阶段T1，INPUT接入高电平，RESET接入低电平，CLK输出第二低电平VGL2，M1导通，以使得VDD接入PU，使得M3导通，OUTPUT输出低电平，则M6、M8断开，M5和M9都导通，从而将PD的电位拉高为VDD，使得M4导通，保证OUTPUT输出第二低电平VGL2；

在输出阶段T2，INPUT和RESET都接入低电平，CLK输出高电平VDD，虽然M1断开，由于存储电容C的自举作用，将PU的电位自举拉升为V2，M3打开，OUTPUT输出高电平，M6和M8打开，通过设置M5的宽长比和M6的宽长比使得在T2下拉节点PD的电位可以为低电平，M4断开，从而可以保证OUTPUT输出高电平VDD，相应行栅线被打开；

在输出下拉阶段T3，INPUT和RESET都接入低电平，CLK输出第二低电平VGL2，M3打开，以将OUTPUT输出的栅极驱动信号从VGH拉低为VL2，使得M6和M8断开，从而PD的电位被M5拉高为VDD，M4打开，以使得OUTPUT输出VGL2；此时由于PU(C的第一端)处于浮空状态，由于C两端的电压差不能突变，因此PU的电位由V2跳变为V2-VDD+VL2，由于V2的值与C的性能有关，因此M3在OUTPUT输出VGL2后可能打开也可能关断，但是由于即使M3打开OUTPUT也是接入VGL2，因此M3打开或关断对在输出下拉阶段T3栅极驱动信号的电位没有影响；

在复位阶段T4，INPUT接入低电平，RESET接入高电平，CLK输出第二低电平VGL2，M2和M7导通，以将PU的电位拉低为VGL1，M3断开，此时由于PU的电位被拉低为VGL1，使得M6和M8断开，从而M9和M5控制将PD的电位拉升为VDD，使得M4导通，从而对OUTPUT进行噪声释放，控制OUTPUT输出VGL2，保证该行输出准确性；

在输出截止保持阶段T5(即T4结束后直至下一显示周期T1开始前)，INPUT和RESET都接入低电平、CLK周期性间隔输出高电平VDD、第二低电平VGL2，OUTPUT输出低电平，从而M6、M8断开，M9和M5控制将PD电位维持为VDD，从而能够保证M4持续导通，实现对OUTPUT的持续放噪。

当高温情况下，由于载流子迁移率随温度上升而增加，TFT(薄膜晶体管)的漏电流可能会增大。因此将VGL1设置为更低电平，使PU的电位在复位阶段被拉到较低电平，即使M1的漏电流增大时，相应了PU的电位，也可以增大M3的开启难度(由于在非输出阶段M3的源极电位为VGL2，由于VGL1小于VGL2，因此即使PU的电位由于M1的漏电而增加，M3误开启的几率也会被降低)，降低GOA(Gate On Array，阵列基板行驱动)单元误输出几率。

如图6所示，本发明实施例所述的移位寄存器单元的驱动方法，应用于上所述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：在每一显示周期，

S1：在输入阶段，在输入端接入的输入信号的控制下，输入单元控制上拉节点与高电平输出端连接，输出单元控制栅极驱动信号输出端与时钟信号输出端连接；在所述栅极驱动信号输出端的控制下，下拉节点控制单元控制下拉节点与高电平输出端连接；

S2：在输出阶段，充放电单元控制自举拉升所述上拉节点的电位，输出单元控制栅极驱动信号输出端与时钟信号输出端连接，以使得所述栅极驱动信号输出端输出高电平；在所述栅极驱动信号输出端的控制下，下拉节点控制单元控制所述下拉节点的电位为低电平；

S3：在输出下拉阶段，输出单元控制栅极驱动信号输出端与时钟信号输出端连接，以使得所述栅极驱动信号输出端输出低电平；在所述栅极驱动信号输出端的控制下，下拉节点控制单元控制所述下拉节点的电位为高电平，输出单元控制所述栅极驱动信号输出端输出低电平，以对所述栅极驱动信号输出端进行放噪；

S4：在复位阶段，在复位端接入的复位信号的控制下，复位单元控制所述上拉节点的电位为低电平，在所述栅极驱动信号输出端的控制下，下拉节点控制单元控制下拉节点的电位为高电平，输出单元控制所述栅极驱动信号输出端输出低电平，以对所述栅极驱动信号输出端进行放噪。

本发明所述的移位寄存器单元的驱动方法在输出阶段通过下拉节点控制单元在输出的栅极驱动信号的控制下对下拉节点进行放噪(在现有技术中下拉节点控制单元是与上拉节点PU连接的，由于上拉节点的电位又可能由于复位单元包括的复位晶体管的漏电流而降低，所以有可能导致不能在输出阶段对下拉节点D正确的放噪)，另外，通过栅极驱动信号的反馈，可以在栅极驱动信号输出端的控制下使得下拉节点控制单元控制下拉节点的电位，以进一步对栅极驱动信号输出端放噪，降低噪声，提高稳定性。

本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元；

除了第一级移位寄存器单元，每一级移位寄存器单元的输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；

除了最后一级移位寄存器单元，每一级移位寄存器单元的复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。

本发明实施例所述的显示装置包括上述的栅极驱动电路。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。