栅极驱动电路、电子设备的制作方法

本公开涉及显示技术领域，尤其涉及一种栅极驱动电路、电子设备。

背景技术：

目前，主动矩阵有机发光二极体(Active-matrix Organic Light Emitting Diode，AMOLED)像素电路由于自发光的特性，可以应用于高对比度、超轻薄、可弯曲等显示器件。然而，在长时间加压和高温下，AMOLED像素电路中薄膜晶体管TFT的阈值电压会出现漂移。由于显示画面不同，显示面板各部分TFT的阈值漂移量不同，会造成显示亮度差异，由于这种差异与之前显示的图像有关，因此常呈现为残影现象，也就是通常所说的残像。

为解决上述问题，相关技术中AMOLED电路中设置一个控制发光阶段的移位寄存器和一个控制数据写入的扫描移位寄存器，该移位寄存器彼此独立设计，相互间没有嵌入式设计。图1示出了相关技术中的一个控制数据写入的AMOLED电路。参见图1，该移位寄存器结构通常为7个晶体管和2个电容(简称7T2C)结构，其具体工作过程可参阅相关文献。可见该移位寄存器的结构较复杂，且连接信号较多，包括电压线VL和VH，信号线CK和CKB以及触发信号端STV。

技术实现要素：

本公开提供一种栅极驱动电路、电子设备，以解决相关技术中的不足。

根据本公开实施例的第一方面，提供一种栅极驱动电路，包括多个第一移位寄存器和多个第二移位寄存器；所述多个第一移位寄存器相互级联用于依次控制每一行显示器件的数据输入，所述多个第二移位寄存器相互级联用于驱动每一行的显示器件进行发光；

针对所述多个第一移位寄存器和所述多个第二移位寄存器中位于同一行的第一移位寄存器和第二移位寄存器，所述第一移位寄存器通过第一输入端EM与所述第二移位寄存器的输出端电连接，用于在接收所述第二移位寄存器提供的指示换行的第二电平信号时输出第一电平信号。

可选地，所述第一移位寄存器还包括时钟信号输入端CK、触发信号端STV和驱动端OUT；所述触发信号端STV连接上一行的第一移位寄存器的驱动端OUT；

所述第一移位寄存器在所述第一输入端EM加载第一电平信号时输出第二电平信号；

所述第一移位寄存器在所述第一输入端EM加载第二电平信号、所述触发信号端STV加载第一电平信号和所述时钟信号输入端CK加载第二电平信号时输出第二电平信号；

所述第一移位寄存器在所述第一输入端EM加载第二电平信号、所述触发信号端STV加载第二电平信号和所述时钟信号输入端CK加载第一电平信号时输出第一电平信号。

可选地，所述第一移位寄存器包括：输入模块、上拉模块、触发模块和输出模块，以及第二输入端VGH、驱动端OUT、第一节点A和第二节点B；

所述输入模块分别与所述第一输入端EM、所述第一节点A和所述时钟信号输入端CK电连接，用于在所述时钟信号输入端CK所接信号的控制下导通所述第一输入端EM和所述第一节点A之间的连接；

所述上拉模块分别与所述第二输入端VGH、所述驱动端OUT和所述第一节点A电连接，用于根据所述第一节点A处电位导通所述第二输入端VGH和所述驱动端OUT之间的连接；

所述触发模块分别与所述第一节点A、所述第二节点B和所述触发信号端STV电连接，用于在所述触发信号端STV所接信号的控制下导通所述第一节点A和所述第二节点B之间的连接；

所述输出模块分别与所述时钟信号输入端CK、所述驱动端OUT和所述第二节点B电连接，用于根据所述第二节点B处电位导通所述时钟信号输入端CK和所述驱动端OUT之间的连接。

可选地，所述输入模块包括第一晶体管T1、第一控制端、第一输入端和第一输出端；所述第一晶体管T1的栅极与所述第一控制端电连接，所述第一晶体管T1的第一极与所述第一输入端电连接，所述第一晶体管T1的第二极与所述第一输出端电连接。

可选地，所述触发模块包括第二晶体管T2、第二控制端、第二输入端和第二输出端；

所述第二晶体管T2的栅极与所述第二控制端电连接，所述第二晶体管T2的第一极与所述第二输入端电连接，所述第二晶体管T2的第二极与所述第二输出端电连接。

可选地，所述输出模块包括第一电容C1和第三晶体管T3、第三控制端、第三输入端和第三输出端；

所述第三晶体管T3的栅极与所述第三控制端电连接，所述第三晶体管T3的第一极与所述第三输入端电连接，所述第三晶体管T3的第二极与所述第三输出端电连接；

所述第一电容C1的第一端与所述第三晶体管T3的栅极电连接，所述第一电容C1的第二端与所述第三晶体管T3的第二极电连接。

可选地，所述上拉模块包括第二电容C2、第四晶体管T4、第四控制端、第四输入端和第四输出端；

所述第四晶体管T4的栅极与所述第四控制端电连接，所述第四晶体管T4的第一极与所述第四输入端电连接，所述第四晶体管T4的第二极与所述第四输出端电连接；

所述第二电容C2的第一端与所述第四晶体管T4的栅极电连接，所述第二电容C2的第二端与所述第四晶体管T4的第一极电连接。

根据本公开实施例的第二方面，提供一种电子设备，包括第一方面所述的栅极驱动电路。

本公开的实施例提供的技术方案可以包括以下有益效果：

由上述实施例可知，本公开实施例中栅极驱动电路包括多个相互级联的第二移位寄存器和多个相互级联的第一移位寄存器，通过将每一个第二移位寄存器的输出端连接至位于同一行的第一移位寄存器的第一输入端，这样第一移位寄存器可以接收第二移位寄存器提供指示换行的第二电平信号，在该第二电平信号期间该第一移位寄存器输出第一电平信号以实现驱动对应行的像素单元。可见，本公开实施例中可以将第一移动寄存器和第二移动寄存器之间信号配合使用，可以减少栅极驱动电路中信号线的数量，有利于减小边框的尺寸。另外，本公开实施例中还可以精简第一移动寄存器的电路结构，进一步减小边框的尺寸。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。

图1是相关技术中控制显示器件数据输入的移位寄存器的电路结构示意图；

图2是根据一示例性实施例示出的一种栅极驱动电路的结构框图；

图3是根据一示例性实施例示出的一种第一移位寄存器的结构框图；

图4是根据一示例性实施例示出的一种第一移位寄存器的电路结构示意图；

图5是图4所示第一移位寄存器的控制时序示意图；

图6是图2所示栅极驱动电路的驱动方法的流程示意图；

图7是根据一示例性实施例示出的一种电子设备的框图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置例子。

输入输出端定义：第一移位寄存器包括第一输入端(后续以EM表示)、第二输入端(后续以VGH表示)、时钟信号输入端(后续以CK表示)、触发信号端(后续以STV表示)和驱动端(后续以OUT表示)。其中，第一输入端EM与位于同一行的第二移位寄存器的输出端电连接，时钟信号输入端CK与对应的时钟信号驱动电路(附图中未示出)电连接，触发信号端STV与上一行第一移位寄存器的驱动端OUT电连接，第二输入端VGH可以连接相应的控制电路或者电源，后续以直连电源为例。

需要说明的是，由于相邻两行第一移位寄存器的时钟信号输入端CK连接至同一个时钟信号驱动电路，但是两者所接收时钟信号的时序不同，为此后续附图中对应的时钟信号输入端CK采用CK1、CK2和CK3进行区别。

图2是根据一示例性实施例示出的一种栅极驱动电路的结构框图。如图2所示，该栅极驱动电路，包括多个第一移位寄存器和多个第二移位寄存器；多个第一移位寄存器相互级联用于依次控制每一行显示器件的数据输入，多个第二移位寄存器相互级联(图2仅示出了部分级联关系)用于驱动每一行的显示器件(图中未示出)进行发光；

针对多个第一移位寄存器和多个第二移位寄存器中位于同一行的第一移位寄存器和第二移位寄存器，第一移位寄存器通过第一输入端(图2中采用标号EM表示)与第二移位寄存器的输出端电连接，用于在接收第二移位寄存器提供的指示换行的第二电平信号时输出第一电平信号。

本实施例中栅极驱动电路以部分第一寄存器和部分第二寄存器为例说明。如图2所示，该栅极驱动电路包括第n-1行、第n行和第n+1行分别对应的第一移位寄存器和第二移位寄存器。其中，第n-1行的第二移位寄存器n-1的输出端连接第n-1行的第一移位寄存器n-1的第一输入端EM n-1，第n行的第二移位寄存器n的输出端连接第n行的第一移位寄存器n的第一输入端EMn，第n+1行的第二移位寄存器n+1的输出端连接第n+1行的第一移位寄存器n+1的第一输入端EMn+1。

对于级联的第二移位寄存器来讲，第二移位寄存器n-1收到相应的控制信号(图2中未示出)，按照对应的时序输出用于驱动第n-1行显示器件发光的电平信号。同时，第二移位寄存器n-1输出的电平信号继续作为第二移位寄存器n的其中一个触发信号，这样第二移位寄存器n可以结合第二移位寄存器n-1输出的电平信号和相应的控制信号继续输出驱动第n行显示器件发光的电平信号。同理，第二移位寄存器n输出的电平信号继续作为第二移位寄存器n+1的其中一个触发信号，这样第二移位寄存器n+1可以结合第二移位寄存器n输出的电平信号和相应的控制信号继续输出驱动第n+1行显示器件发光的电平信号。

另外，下一行第二移位寄存器输出的电平信号可以作为上一行第二移位寄存器的复位信号(连接关系图2中以虚线表示)。例如，第二移位寄存器n输出的电平信号继续作为第二移位寄存器n+1的其中一个触发信号，这样第二移位寄存器n+1可以结合第二移位寄存器n输出的电平信号和相应的控制信号继续输出驱动第n+1行显示器件发光的电平信号，同时，第二移位寄存器n+1可以将该电平信号反馈给第二移位寄存器n以作为该第二移位寄存器n的复位信号，从而可以保证第二移位寄存器n在其他行的第二移位寄存器工作时输出无法触发第二移位寄存器n+1工作的电平信号。

对于级联的第一移位寄存器来讲，第一移位寄存器n-1收到相应的控制信号，如钟信号输入端CK接收的时钟信号、触发信号端STVn-1接收到第一移位寄存器n-2(图中未示出)输出的电平信号和第二输入端VGH接收到的电平信号，按照对应的时序输出用于控制向第n-1行显示器件输入数据的电平信号。同时，第一移位寄存器n-1输出的电平信号继续作为第一移位寄存器n的触发信号STVn，这样第一移位寄存器n可以结合第一移位寄存器n-1输出的电平信号和相应的控制信号继续输出用于控制向第n行显示器件输入数据的电平信号。同理，第一移位寄存器n输出的电平信号继续作为第一移位寄存器n+1的触发信号STVn+1，这样第一移位寄存器n+1可以结合第一移位寄存器n输出的电平信号和相应的控制信号继续输出控制向第n+1行显示器件输入数据的电平信号。

另外，下一行第一移位寄存器输出的电平信号可以作为上一行第一移位寄存器的复位信号(连接关系图2中以虚线表示)。例如，第二移位寄存器n输出的电平信号继续作为第二移位寄存器n+1的其中一个触发信号，这样第二移位寄存器n+1可以结合第二移位寄存器n输出的电平信号和相应的控制信号继续输出驱动第n+1行显示器件发光的电平信号，同时，第二移位寄存器n+1可以将该电平信号反馈给第二移位寄存器n以作为该第二移位寄存器n的复位信号，从而可以保证第二移位寄存器n在其他行的第二移位寄存器工作时输出无法触发第二移位寄存器n+1工作的电平信号。

由上述实施例可知，本公开实施例中通过位于同一行的第二移位寄存器的输出端连接至第一移位寄存器的第一输入端，实现同一行两个移位寄存器的信号配合，可以减少栅极驱动电路中信号线的数量，有利于减小边框的尺寸。另外，本公开实施例中还可以精简第一移动寄存器的电路结构，进一步减小边框的尺寸。

为配合上述栅极驱动电路，本公开实施例还提供了一种第一移位寄存器的电路结构。为简化该第一移位寄存器的电路结构，本公开实施例中假定第一移位寄存器包括多个薄膜晶体管，并且全部薄膜晶体管为相同类型的薄膜晶体管，例如P型薄膜晶体管和N型薄膜晶体管。可理解的是，上述多个薄膜晶体管可以同时包括P型薄膜晶体管和N型薄膜晶体管，在更改相应控制信号的情况下，同样可以实现本实施例的方案。

基于上述第一移位寄存器的原理，本实施例中将其各输入端和各输出端的电平信号设置为第一电平信号和第二电平信号。例如，第一移位寄存器采用P型薄膜晶体管实现时，第一电平信号为低电平信号，第二电平信号为高电平信号，即第一电平信号是能够开启该P型薄膜晶体管的电平信号，第二电平信号是能够关闭该P型薄膜晶体管的电平信号。又如，第一移位寄存器采用N型薄膜晶体管实现时，第一电平信号为高电平信号，第二电平信号为低电平信号，即第一电平信号是能够关闭该N型薄膜晶体管的电平信号，第二电平信号是能够开启该N型薄膜晶体管的电平信号。当然，该第一电平信号和第二电信信号的电压幅值可以根据具体场景进行设置。

本实施例中假定第一移位寄存器中的薄膜晶体管全部为N型薄膜晶体管。在此基础上，为实现与第二移位寄存器的配合，该第一移位寄存器需要具有以下工作方式：

第一移位寄存器在第一输入端EM加载第一电平信号时输出第二电平信号；

第一移位寄存器在第一输入端EM加载第二电平信号、触发信号端STV加载第一电平信号和时钟信号输入端CK加载第二电平信号时输出第二电平信号；

第一移位寄存器在第一输入端EM加载第二电平信号、触发信号端STV加载第二电平信号和时钟信号输入端CK加载第一电平信号时输出第一电平信号。

基于第一移位寄存器的工作方式，本公开实施例提供了一种第一移位寄存器，图3是根据一示例性实施例示出的一种第一移位寄存器的结构框图。如图3所示，该第一移位寄存器包括输入模块、上拉模块、触发模块和输出模块，以及第二输入端VGH、驱动端OUT、第一节点A和第二节点B。其中，

输入模块分别与第一输入端EM、第一节点A和时钟信号输入端CK电连接，用于在时钟信号输入端CK所接信号的控制下导通第一输入端EM和第一节点A之间的连接；

上拉模块分别与第二输入端VGH、驱动端OUT和第一节点A电连接，用于根据第一节点A处电位导通第二输入端VGH和驱动端OUT之间的连接；

触发模块分别与第一节点A、第二节点B和触发信号端STV电连接，用于在触发信号端STV所接信号的控制下导通第一节点A和第二节点B之间的连接；

输出模块分别与时钟信号输入端CK、驱动端OUT和第二节点B电连接，用于根据第二节点B处电位导通时钟信号输入端CK和驱动端OUT之间的连接。

图4是根据一示例性实施例示出的一种第一移位寄存器的电路结构示意图。如图4所示，输入模块包括第一晶体管T1、第一控制端、第一输入端和第一输出端。第一晶体管T1的栅极与第一控制端电连接，第一晶体管T1的第一极与第一输入端EM电连接，第一晶体管T1的第二极与第一输出端电连接。

触发模块包括第二晶体管T2、第二控制端、第二输入端和第二输出端。第二晶体管T2的栅极与第二控制端电连接，第二晶体管T2的第一极与第二输入端电连接，第二晶体管T2的第二极与第二输出端电连接。

输出模块包括第一电容C1和第三晶体管T3、第三控制端、第三输入端和第三输出端。第三晶体管T3的栅极与第三控制端电连接，第三晶体管T3的第一极与第三输入端电连接，第三晶体管T3的第二极与第三输出端电连接；第一电容C1的第一端与第三晶体管T3的栅极电连接，第一电容C1的第二端与第三晶体管T3的第二极电连接。

上拉模块包括第二电容C2、第四晶体管T4、第四控制端、第四输入端和第四输出端。第四晶体管T4的栅极与第四控制端电连接，第四晶体管T4的第一极与第四输入端电连接，第四晶体管T4的第二极与第四输出端电连接；第二电容C2的第一端与第四晶体管T4的栅极电连接，第二电容C2的第二端与第四晶体管T4的第一极电连接。

图5是图4所示第一移位寄存器的控制时序示意图。如图5所示，该第一移位寄存器的工作过程包括：

在每一图像帧的第一阶段，在第一输入端EM加载第一电平信号，在时钟信号输入端CK加载第一电平信号，在触发信号端STV加载第二电平信号，在第二输入端VGH加载第二电平信号。在时钟信号输入端CK加载第一电平信号时，第一晶体管T1开启，从而导通第一输入端EM和第一节点A，即第一节点A处为第一电平信号。由于第一节点A处为第一电平信号，第二晶体管T2和第四晶体管T4开启，第二晶体管T2导通触发信号端STV和第二节点B，即第二节点B处为第二电平信号，此时第三晶体管T3关闭。第四晶体管T4开启，导通第二输入端VGH和驱动端OUT，即驱动端OUT输出第二电平信号。

在每一图像帧的第二阶段，在第一输入端EM加载第一电平信号，在时钟信号输入端CK加载第二电平信号，在触发信号端STV加载第二电平信号，在第二输入端VGH加载第二电平信号。在时钟信号输入端CK加载第二电平信号时，第一晶体管T1关闭，由于第二电容C2的保持作用，此时第一节点处仍然为第一电平信号，即第二晶体管T2和第四晶体管T4仍然保持开启状态。由于第二晶体管T2保持开启，第二节点B处仍然为第二电平信号，从而第三晶体管T3保持关闭。由于第四晶体管T4保持开启，继续导通第二输入端VGH和驱动端OUT，即驱动端OUT仍然输出第二电平信号。

在每一图像帧的第三阶段，在第一输入端EM加载第二电平信号，在时钟信号输入端CK加载第二电平信号，在触发信号端STV加载第一电平信号，在第二输入端VGH加载第二电平信号。在时钟信号输入端CK加载第二电平信号时，第一晶体管T1关闭，由于第二电容C2的保持作用，此时第一节点处仍然为第一电平信号，即第二晶体管T2和第四晶体管T4仍然保持开启状态。在第二晶体管T2保持开启时，由于触发信号端STV加载第一电平信号，此时第二节点B处为第二电平信号，第三晶体管T3开启，从而导通时钟信号输入端CK和驱动端OUT，即驱动端OUT输出第二电平信号。在第四晶体管T4保持开启时，继续导通第二输入端VGH和驱动端OUT，即驱动端OUT仍然输出第二电平信号。也就是说，本阶段内第三晶体管T3和第四晶体管T4同时保证驱动端OUT同时输出第二电平信号。

在每一图像帧的第四阶段，在第一输入端EM加载第二电平信号，在时钟信号输入端CK加载第一电平信号，在触发信号端STV加载第一电平信号，在第二输入端VGH加载第二电平信号。在时钟信号输入端CK加载第一电平信号时，第一晶体管T1重新开启，导通第一输入端EM和第一节点A，由于第一输入端EM加载第二电平信号，此时第一节点A处为第二电平信号，同时第二晶体管T2和第四晶体管T4关闭。需要说明的是，由于第一节点A处的电位和第二输入端VGH的电位相同，实现对第二电容C2复位。

由于电容C1的保持作用，第三晶体管T3保持开启状态，仍然导通时钟信号输入端CK和驱动端OUT，在时钟信号输入端CK加载第一电平信号从而驱动端OUT输出第一电平信号。由于第一电容C1的泵升作用，第二节点B处的电位继续降低。

在每一图像帧的第五阶段，在第一输入端EM加载第一电平信号，在时钟信号输入端CK加载第二电平信号，在触发信号端STV加载第二电平信号，在第二输入端VGH加载第二电平信号。在时钟信号输入端CK加载第二电平信号时，第一晶体管T1重新关闭，由于第二电容C2在第四阶段复位，此时第四晶体管T4关闭。由于第一电容C1的保持作用，第二节点B处电位小于第一电位信号，第三晶体管T3开启，导通时钟信号输入端CK和驱动端OUT，由于时钟信号输入端CK加载第二电平信号，此时驱动端OUT输出第二电平信号。此时第一电容C1处电位于升高(约等于第一电平信号)。

在每一图像帧的第六阶段，在第一输入端EM加载第一电平信号，在时钟信号输入端CK加载第二电平信号，在触发信号端STV加载第二电平信号，在第二输入端VGH加载第二电平信号。在时钟信号输入端CK加载第二电平信号时，第一晶体管T1保持关闭状态，由于第二电容C2在第四阶段复位，此时第四晶体管T4关闭。由于第一电容C1的保持作用，第二节点B处电位小于第一电位信号，第三晶体管T3开启，导通时钟信号输入端CK和驱动端OUT，由于时钟信号输入端CK加载第二电平信号，此时驱动端OUT输出第二电平信号。

在每一图像帧的第七阶段，在第一输入端EM加载第一电平信号，在时钟信号输入端CK加载第一电平信号，在触发信号端STV加载第二电平信号，在第二输入端VGH加载第二电平信号。在时钟信号输入端CK加载第一电平信号时，第一晶体管T1开启，导通第一输入端EM和第一节点A，即第一节点A处为第一电平信号。由于第一节点A处为第一电平信号，第二晶体管T2和第四晶体管T4开启。第二晶体管T2导通触发信号端STV和第二节点B，即第二节点B处为第二电平信号，此时第三晶体管T3关闭，第二节点B处电平为第二电平信号(即对第二电容C1复位)。第四晶体管T4开启，导通第二输入端VGH和驱动端OUT，即驱动端OUT输出第二电平信号。

按照上述过程，每一行的第一移位寄存器重复上述第一阶段～第七阶段，从而根据第二移位寄存器提供的指示换行的第二电平信号实现控制每一行显示器件的数据输入的目的。可见，本公开实施例中可以将第一移动寄存器和第二移动寄存器之间信号配合使用，可以减少栅极驱动电路中信号线的数量(每个第一移位寄存器仅包括时钟信号输入端CK、触发信号端STV和第二输入端VGH)，有利于减小边框的尺寸。另外，本公开实施例中还可以精简第一移动寄存器的电路结构，进一步减小边框的尺寸。

基于图2所示的栅极驱动电路，本公开实施例还提供了一种栅极驱动电路的驱动方法，如图6所示，包括：

601，控制第一移位寄存器接收第二移位寄存器提供的第二电平信号；

602，控制所述第一移位寄存器在接收到所述第二电平信号时输出第一电平信号。

在本公开一实施例中，控制所述第一移位寄存器在接收到所述第二电平信号时输出第一电平信号包括：在第一移位寄存器的时钟信号输入端CK加载第一电平信号，在该第一移位寄存器的触发信号端STV加载第二电平信号。

在本公开另一实施例中，控制所述第一移位寄存器在接收到所述第二电平信号时输出第一电平信号包括：在第一输入端EM加载第二电平信号时，在触发信号端STV加载第一电平信号和时钟信号输入端CK加载第二电平信号，以使第一移位寄存器输出第二电平信号。

在本公开另一实施例中，上述驱动方法包括：在第一输入端EM加载第二电平信号，以使第一移位寄存器输出第二电平信号。

在本公开又一实施例中，第一移位寄存器包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4。在第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4为P型薄膜晶体管时，第一电平信号为低电平信号，第二电平信号为高电平信号。或者，在第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4为N型薄膜晶体管，第一电平信号为高电平信号，第二电平信号为低电平信号。

图7是根据一示例性实施例示出的一种电子设备的框图。例如，电子设备700可以是移动电话，计算机，数字广播终端，消息收发设备，游戏控制台，平板设备，医疗设备，健身设备，个人数字助理等。

显示器；

处理器；

用于存储所述处理器可执行指令的存储器；

其中，所述显示器包括栅极驱动电路包括：

多个第一移位寄存器和多个第二移位寄存器；所述多个第一移位寄存器相互级联用于依次控制每一行显示器件的数据输入，所述多个第二移位寄存器相互级联用于驱动每一行的显示器件进行发光；

针对所述多个第一移位寄存器和所述多个第二移位寄存器中位于同一行的第一移位寄存器和第二移位寄存器，所述第一移位寄存器通过第一输入端EM与所述第二移位寄存器的输出端电连接，用于在接收所述第二移位寄存器提供的指示换行的第二电平信号时输出第一电平信号。

参照图7，电子设备700可以包括以下一个或多个组件：处理组件702，存储器704，电源组件706，多媒体组件708，音频组件710，输入/输出(I/O)的接口712，传感器组件714，通信组件716，以及显示器722。

处理组件702通常控制装置700的整体操作，诸如与显示，电话呼叫，数据通信，相机操作和记录操作相关联的操作。处理组件702可以包括一个或多个处理器720来执行指令。此外，处理组件702可以包括一个或多个模块，便于处理组件702和其他组件之间的交互。例如，处理组件702可以包括多媒体模块，以方便多媒体组件708和处理组件702之间的交互。

存储器704被配置为存储各种类型的数据以支持在装置700的操作。这些数据的示例包括用于在装置700上操作的任何应用程序或方法的指令，联系人数据，电话簿数据，消息，图片，视频等。存储器704可以由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(SRAM)，电可擦除可编程只读存储器(EEPROM)，可擦除可编程只读存储器(EPROM)，可编程只读存储器(PROM)，只读存储器(ROM)，磁存储器，快闪存储器，磁盘或光盘。

电源组件706为装置700的各种组件提供电力。电源组件706可以包括电源管理系统，一个或多个电源，及其他与为装置700生成、管理和分配电力相关联的组件。

多媒体组件708包括在所述装置700和用户之间的提供一个输出接口的屏幕。在一些实施例中，屏幕可以包括液晶显示器(LCD)和触摸面板(TP)。如果屏幕包括触摸面板，屏幕可以被实现为触摸屏，以接收来自用户的输入信号。触摸面板包括一个或多个触摸传感器以感测触摸、滑动和触摸面板上的手势。所述触摸传感器可以不仅感测触摸或滑动动作的边界，而且还检测与所述触摸或滑动操作相关的持续时间和压力。在一些实施例中，多媒体组件708包括一个前置摄像头和/或后置摄像头。当装置700处于操作模式，如拍摄模式或视频模式时，前置摄像头和/或后置摄像头可以接收外部的多媒体数据。每个前置摄像头和后置摄像头可以是一个固定的光学透镜系统或具有焦距和光学变焦能力。

音频组件710被配置为输出和/或输入音频信号。例如，音频组件710包括一个麦克风(MIC)，当装置700处于操作模式，如呼叫模式、记录模式和语音识别模式时，麦克风被配置为接收外部音频信号。所接收的音频信号可以被进一步存储在存储器704或经由通信组件716发送。在一些实施例中，音频组件710还包括一个扬声器，用于输出音频信号。

I/O接口712为处理组件702和外围接口模块之间提供接口，上述外围接口模块可以是键盘，点击轮，按钮等。这些按钮可包括但不限于：主页按钮、音量按钮、启动按钮和锁定按钮。

传感器组件714包括一个或多个传感器，用于为装置700提供各个方面的状态评估。例如，传感器组件714可以检测到装置700的打开/关闭状态，组件的相对定位，例如所述组件为装置700的显示器和小键盘，传感器组件714还可以检测装置700或装置700一个组件的位置改变，用户与装置700接触的存在或不存在，装置700方位或加速/减速和装置700的温度变化。传感器组件714可以包括接近传感器，被配置用来在没有任何的物理接触时检测附近物体的存在。传感器组件714还可以包括光传感器，如CMOS或CCD图像传感器，用于在成像应用中使用。在一些实施例中，该传感器组件714还可以包括加速度传感器，陀螺仪传感器，磁传感器，压力传感器或温度传感器。

通信组件716被配置为便于装置700和其他设备之间有线或无线方式的通信。装置700可以接入基于通信标准的无线网络，如WiFi，2G或3G，或它们的组合。在一个示例性实施例中，通信组件716经由广播信道接收来自外部广播管理系统的广播信号或广播相关信息。在一个示例性实施例中，所述通信组件716还包括近场通信(NFC)模块，以促进短程通信。例如，在NFC模块可基于射频识别(RFID)技术，红外数据协会(IrDA)技术，超宽带(UWB)技术，蓝牙(BT)技术和其他技术来实现。

在示例性实施例中，装置700可以被一个或多个应用专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理设备(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、控制器、微控制器、微处理器或其他电子元件实现。

在示例性实施例中，还提供了一种包括指令的非临时性计算机可读存储介质，例如包括指令的存储器704，上述指令可由装置700的处理器720执行。例如，所述非临时性计算机可读存储介质可以是ROM、随机存取存储器(RAM)、CD-ROM、磁带、软盘和光数据存储设备等。

本领域技术人员在考虑说明书及实践这里公开的公开后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。