一种GOA电路及其显示面板的制作方法

本申请涉及显示技术领域，尤其涉及栅极驱动技术领域，具体涉及一种goa电路及其显示面板。

背景技术：

goa(gatedriveronarray，栅极行扫描驱动)电路，是利用现有薄膜晶体管液晶显示器中的阵列(array)制程将栅极(gate)行扫描驱动信号电路制作在array基板上，实现对gate逐行扫描的驱动技术。

如图1所示，传统技术方案中的goa电路，包括多个级联的goa子电路，其中，第n级goa子电路需要采用多种信号,这些信号包括正向扫描直流控制信号u2d、反向扫描直流控制信号d2u、恒压高电位信号vgh、恒压低电位信号vgl、第n-1级栅极驱动信号g(n-1)、第n+1级栅极驱动信号g(n+1)、第n级时钟信号ck(n)、第n+1级时钟信号ck(n+1)、复位信号reset以及置位信号gas，这增加了goa电路所需接入的信号种类，增加了边框区的信号走线，不利于实现窄边框。

技术实现要素：

本申请提供了一种goa电路，解决的goa电路需要接入多种信号，不利于实现窄边框的问题。

第一方面，本申请提供了一种goa电路，goa电路包括多个级联的goa单元，goa单元包括：扫描控制模块，用于根据第n-1级栅极驱动信号和第n+1级栅极驱动信号，以控制扫描控制模块输出的第一驱动信号接入恒压高电位信号；防倒灌模块，与恒压高电位信号和扫描控制模块连接，用于根据恒压高电位信号控制第一驱动信号生成第二驱动信号；级联复位模块，与恒压低电位信号、第n-2级时钟信号、恒压高电位信号、扫描控制模块以及防倒灌模块连接，用于根据第n-2级时钟信号，以拉低第一驱动信号的电位至恒压低电位信号的电位，并输出级联复位信号；以及栅极信号输出模块，与第n级时钟信号、恒压低电位信号、防倒灌模块以及级联复位模块连接，用于根据第二驱动信号和级联复位信号输出第n级栅极驱动信号。

结合第一方面，在第一方面的第一种实施方式中，goa单元还包括第一下拉模块；第一下拉模块与扫描控制模块、级联复位模块以及恒压低电位信号连接；第一下拉模块用于根据第一驱动信号，以拉低级联复位信号的电位至恒压低电位信号的电位。

结合第一方面的第一种实施方式，在第一方面的第二种实施方式中，goa电路还包括第二下拉模块；第二下拉模块与扫描控制模块、恒压低电位信号以及级联复位模块连接；用于根据级联复位信号，以拉低第一驱动信号的电位至恒压低电位信号的电位。

结合第一方面的第二种实施方式，在第一方面的第三种实施方式中，goa单元还包括系统复位模块；系统复位模块与级联复位模块连接；系统复位模块用于根据系统复位信号，以拉高级联复位信号的电位至系统复位信号的电位。

结合第一方面的第三种实施方式，在第一方面的第四种实施方式中，goa单元还包括系统置位模块；系统置位模块与栅极信号输出模块和恒压低电位信号连接；用于根据系统置位信号，以拉低第n级栅极驱动信号的电位至恒压低电位信号的电位。

结合第一方面的第四种实施方式，在第一方面的第五种实施方式中，扫描控制模块包括第一晶体管和第二晶体管；恒压高电位信号与第一晶体管的漏极和第二晶体管的漏极连接；第n-1级栅极驱动信号与第一晶体管的栅极连接；第n+1级栅极驱动信号与第二晶体管的栅极连接；第一晶体管的源极与第二晶体管的源极连接，并输出第一驱动信号。

结合第一方面的第五种实施方式，在第一方面的第六种实施方式中，防倒灌模块包括第三晶体管；第三晶体管的漏极与第一晶体管的源极连接；第三晶体管的栅极与恒压高电位信号连接；第三晶体管的源极用于输出第二驱动信号。

结合第一方面的第六种实施方式，在第一方面的第七种实施方式中，级联复位模块包括第四晶体管和第五晶体管；恒压低电位信号与第四晶体管的漏极连接；第四晶体管的源极与第一晶体管的源极连接；恒压高电位信号与第五晶体管的漏极连接；第五晶体管的源极用于输出级联复位信号；第n-2级时钟信号与第四晶体管的栅极和第五晶体管的栅极连接。

结合第一方面的第七种实施方式，在第一方面的第八种实施方式中，栅极信号输出模块包括第六晶体管和第七晶体管；第三晶体管的源极与第六晶体管的栅极连接；第n级时钟信号与第六晶体管的漏极连接；第六晶体管的源极与第七晶体管的漏极连接，并输出第n级栅极驱动信号；第七晶体管的栅极与第五晶体管的源极连接；第七晶体管的源极与恒压低电位信号连接。

第二方面，本公开提供了一种显示面板，其包括上述任一实施方式中的goa电路。

本公开提供的goa电路，在保持传统技术方案的功能基础上，减少了两个所需接入的信号种类，进而简化了边框区的信号走线，便于实现窄边框。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为传统技术方案中goa电路中goa子电路的电路原理图。

图2为图1所示的goa电路中goa子电路的时序示意图。

图3为本申请实施例提供的goa电路中goa单元的第一种结构示意图。

图4为本申请实施例提供的goa电路中goa单元的第二种结构示意图。

图5为图4所示的goa电路中goa单元的电路原理图。

图6为图5所示的goa电路中goa单元的时序示意图。

图7为图5所示goa电路中goa单元的异常掉电时电流走向示意图。

图8为图5所示goa电路中goa单元的应对异常掉电时的电路原理图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

为了更明确的了解本公开与传统技术方案的区别，现结合图1和图2对传统技术方案进行说明，图1所示的goa电路的工作时序分为以下几个阶段：

t1阶段前：在一帧开始前复位信号reset将会置高，第七晶体管nt7打开，p点电位预拉高，第十晶体管nt10和第四晶体管nt4打开，qb点电位和qa点电位预拉低，第n级栅极驱动信号g(n)初始电位与恒压低电位信号vgl的电位相同。之后复位信号reset置低，第七晶体管nt7关断，等待t1时刻到来。

t1阶段：第n-1级栅极驱动信号g(n-1)变为高电平，将第一晶体管nt1打开，恒压高电位信号vgh输入，将qb点电位和qa点电位拉高，电容c1被充上电，第三晶体管nt3打开，第五晶体管nt5打开，p点电位被拉低，第四晶体管nt4和第十晶体管nt10被关断。

t2阶段：第n-1级栅极驱动信号g(n-1)变为低电平，第一晶体管nt1关断，由于没有泄电路径，所以qb电位和qa点电位仍保持高电位，电容c1的存在让qb点的电位更加稳定，此时第n级时钟信号ck(n)为高电位，第n级栅极驱动信号g(n)输出高电平。

t3阶段：第n+1级时钟信号ck(n+1)和第n+1级栅极驱动信号g(n+1)变为高电平，第六晶体管nt6打开，p点电位被拉高，电容c2被充电，第四晶体管nt4打开，第n级栅极驱动信号g(n)被拉至与恒压低电位信号vgl相同的电位，同时第二晶体管nt2和第十晶体管nt10打开，第五晶体管nt5关断，qa点电位、qb点电位及电容c1的电位被拉低为与恒压低电位信号vgl相同的电位。

t3阶段后：由于电容c2和电容c1的存在，电容c2会保持与恒压高电位信号vgh相同的电位，电容c1会保持与恒压低电位信号vgl相同的电位,维持着第四晶体管nt4的打开和第三晶体管nt3的关闭，使第n级栅极驱动信号g(n)保持在与恒压低电位信号vgl相同的电位状态。

第n级栅极驱动信号g(n)在输出结束后，需要等待第n+1级时钟信号ck(n+1)高电平的到来，由于存在电容c2和第四晶体管nt4自身的寄存电容，第四晶体管nt4的栅极电位被充电至第四晶体管nt4完全打开的电位，是需要时间的，所以第n级栅极驱动信号g(n)的电位状态不能够由与恒压高电位信号vgh相同的电位迅速降到与恒压低电位信号vgl相同的电位，因此，如果像素区充电时间较短的话，源驱动器输出的数据(data)信号已经发生改变，但是第n级栅极驱动信号g(n)由于上述延迟(delay)还没有关断，可能造成串扰；同时第n级栅极驱动信号g(n)也作为goa电路的级传信号，也会导致具有上千行级传的产品存在信赖不良的风险。

本公开提供的goa电路可集成在阵列(array)基板上，作为液晶显示器行扫描(gate)驱动电路，以驱动像素开关。

本公开提供的goa电路可应用于手机、显示器以及电视的栅极驱动领域。

本公开提供的goa电路可应用于液晶显示器(lcd)和有机电发光显示器(oled)中的行驱动技术。

本公开提供的goa电路的稳定性适用于高分辨率的显示面板设计当中。

如图3所示，一方面，本实施例提供了一种goa电路，goa电路包括多个级联的goa单元，goa单元包括：扫描控制模块100，用于根据第n-1级栅极驱动信号g(n-1)和第n+1级栅极驱动信号g(n+1)，以控制扫描控制模块100输出的第一驱动信号q1接入恒压高电位信号vgh；防倒灌模块200，与恒压高电位信号vgh和扫描控制模块100连接，用于根据恒压高电位信号vgh控制第一驱动信号q1生成第二驱动信号q2；级联复位模块300，与恒压低电位信号vgl、第n-2级时钟信号ck(n-2)、恒压高电位信号vgh、扫描控制模块100以及防倒灌模块200连接，用于根据第n-2级时钟信号ck(n-2)，以拉低第一驱动信号q1的电位至恒压低电位信号vgl的电位，并输出级联复位信号q3；以及栅极信号输出模块400，与第n级时钟信号ck(n)、恒压低电位信号vgl、防倒灌模块200以及级联复位模块300连接，用于根据第二驱动信号q2和级联复位信号q3输出第n级栅极驱动信号g(n)。

具体地，当第n-1级栅极驱动信号g(n-1)和第n+1级栅极驱动信号g(n+1)中任一为高电平时，扫描控制模块100输出的第一驱动信号q1为恒压高电位信号vgh，防倒灌模块200受控于恒压高电位信号vgh，处于一直导通状态，可以防止第二驱动信号q2回溯至第一驱动信号q1处，有利于保持第二驱动信号q2的电位，减少此处电位的漏电；第二驱动信号q2控制栅极信号输出模块400，即控制第n级栅极驱动信号g(n)是否接入第n级时钟信号ck(n)。第n-2级时钟信号ck(n-2)控制级联复位模块300，当第n-2级时钟信号ck(n-2)为高电平时，级联复位模块300输出的级联复位信号q3将控制栅极信号输出模块400，即拉低第n级栅极驱动信号g(n)的电位至与恒压低电位信号vgl相同的电位；同时，拉低第一驱动信号q1的电位至恒压低电位信号vgl相同的电位。

本实施例中goa单元所需的信号种类包括恒压高电位信号vgh、恒压低电位信号vgl、第n-1级栅极驱动信号g(n-1)、第n+1级栅极驱动信号g(n+1)、第n-2级时钟信号ck(n-2)以及第n级时钟信号ck(n)，与图1所示的传统技术方案相比，使用恒压高电位信号vgh代替正向扫描直流控制信号u2d和反向扫描直流控制信号d2u，减少了goa单元所需的信号种类，也减少了goa电路所需的信号种类，可以减少边框区的信号走线，利于实现窄边框。

如图4所示，在其中一个实施例中，goa单元还包括第一下拉模块500；第一下拉模块500与扫描控制模块100、级联复位模块300以及恒压低电位信号vgl连接；第一下拉模块500用于根据第一驱动信号q1，以拉低级联复位信号q3的电位至恒压低电位信号vgl的电位。

具体地，本实施例也并没有增加goa电路所需的信号种类；其中，第一下拉模块500可以保证当栅极信号输出模块400在接收第n级时钟信号ck(n)时，栅极信号输出模块400可以不受级联复位信号q3的影响，有利于提高工作可靠性。

如图4所示，在其中一个实施例中，goa电路还包括第二下拉模块600；第二下拉模块600与扫描控制模块100、恒压低电位信号vgl以及级联复位模块300连接；用于根据级联复位信号q3，以拉低第一驱动信号q1的电位至恒压低电位信号vgl的电位。

具体地，本实施例也并没有增加goa电路所需的信号种类；其中，第二下拉模块600可以保证当级联复位信号q3为高电平时，即级联复位生效时，确保栅极信号输出模块400不接收第n级时钟信号ck(n)，以避免信号发生串扰，保证goa电路工作的稳定性。

如图4所示，在其中一个实施例中，goa单元还包括系统复位模块700；系统复位模块700与级联复位模块300连接；系统复位模块700用于根据系统复位信号reset，以拉高级联复位信号q3的电位至系统复位信号reset的电位。

具体地，本实施例中增加goa电路所需的系统复位信号reset，与图1所示的传统技术方案相比，goa电路所需的信号种类仍然较少，利于减少边框区的信号走线。系统复位模块700用于根据一个系统复位信号reset同时拉低goa电路中所有的栅极驱动信号的电位，其中，当系统复位信号reset为高电平时，将拉高级联复位信号q3至高电平；当系统复位信号reset为低电平时，系统复位信号reset处于无效状态。

如图4所示，在其中一个实施例中，goa单元还包括系统置位模块800；系统置位模块800与栅极信号输出模块400和恒压低电位信号vgl连接；用于根据系统置位信号gas，以拉低第n级栅极驱动信号g(n)的电位至恒压低电位信号vgl的电位。

具体地，本实施例中虽然增加goa电路所需的系统置位信号gas，与图1所示的传统技术方案相比，goa电路所需的信号种类仍然较少，利于减少边框区的信号走线。系统置位信号gas可以但不限于高电平作为有效状态，此时，系统置位模块800将根据一个系统置位信号gas将goa电路中所有的栅极驱动信号拉低。

如图5所示，在其中一个实施例中，扫描控制模块100包括第一晶体管t1和第二晶体管t2；恒压高电位信号vgh与第一晶体管t1的漏极和第二晶体管t2的漏极连接；第n-1级栅极驱动信号g(n-1)与第一晶体管t1的栅极连接；第n+1级栅极驱动信号g(n+1)与第二晶体管t2的栅极连接；第一晶体管t1的源极与第二晶体管t2的源极连接，并输出第一驱动信号q1。

如图5所示，在其中一个实施例中，防倒灌模块200包括第三晶体管t3；第三晶体管t3的漏极与第一晶体管t1的源极连接；第三晶体管t3的栅极与恒压高电位信号vgh连接；第三晶体管t3的源极用于输出第二驱动信号q2。

如图5所示，在其中一个实施例中，级联复位模块300包括第四晶体管t4和第五晶体管t5；恒压低电位信号vgl与第四晶体管t4的漏极连接；第四晶体管t4的源极与第一晶体管t1的源极连接；恒压高电位信号vgh与第五晶体管t5的漏极连接；第五晶体管t5的源极用于输出级联复位信号q3；第n-2级时钟信号ck(n-2)与第四晶体管t4的栅极和第五晶体管t5的栅极连接。

如图5所示，在其中一个实施例中，栅极信号输出模块400包括第六晶体管t6和第七晶体管t7；第三晶体管t3的源极与第六晶体管t6的栅极连接；第n级时钟信号ck(n)与第六晶体管t6的漏极连接；第六晶体管t6的源极与第七晶体管t7的漏极连接，并输出第n级栅极驱动信号g(n)；第七晶体管t7的栅极与第五晶体管t5的源极连接；第七晶体管t7的源极与恒压低电位信号vgl连接。

如图5所示，在其中一个实施例中，第一下拉模块500包括第八晶体管t8；第八晶体管t8的漏极与第五晶体管t5的源极连接；第八晶体管t8的源极与恒压低电位信号vgl连接；第八晶体管t8的栅极与第一晶体管t1的源极连接。

如图5所示，在其中一个实施例中，第二下拉模块600包括第九晶体管t9；第九晶体管t9的漏极与第一晶体管t1的源极连接；第九晶体管t9的源极与恒压低电位信号vgl连接；第九晶体管t9的栅极与第五晶体管t5的源极连接。

如图5所示，在其中一个实施例中，系统复位模块700包括第十晶体管t10；系统复位信号reset与第十晶体管t10的漏极和第十晶体管t10的栅极连接；第十晶体管t10的源极与第五晶体管t5的源极连接。

如图5所示，在其中一个实施例中，系统置位模块800包括第十一晶体管t11；第十一晶体管t11的漏极与第六晶体管t6的源极连接；第十一晶体管t11的源极与恒压低电位信号vgl连接；第十一晶体管t11的栅极用于接入系统置位信号gas。

如图6所示，在其中一个实施例中，图5中的goa电路的工作时序可以分为以下几个阶段：

阶段t0：在一帧开始前复位信号reset将会置高，第十晶体管t10打开，级联复位信号q3的电位预拉高，第七晶体管t7和第九晶体管t9打开，第一驱动信号q1和第二驱动信号q2的电位预拉低，所有栅极驱动信号的初始电位与恒压低电位信号vgl的电位相同。

阶段t1：第n-2级时钟信号ck(n-2)为高电平，将第四晶体管t4和第五晶体管t5分别打开。第四晶体管t4打开后，恒压低电位信号vgl将第一驱动信号q1及第二驱动信号q2的电位拉低，第六晶体管t6和第八晶体管t8关断；第六晶体管t6打开后，级联复位信号q3的电位被拉高至与恒压高电位信号vgh相同的电位，第七晶体管t7打开，维持第n级栅极驱动信号g(n)的电位与恒压低电位信号vgl相同的电位。

阶段t2：第n-2级时钟信号ck(n-2)为低电平，第四晶体管t4和第五晶体管t5均关断，第n-1级栅极驱动信号g(n-1)为高电平，第一晶体管t1打开，恒压高电位信号vgh的输入将第一驱动信号q1及第二驱动信号q2的电位拉高，第三晶体管t3打开，同时第八晶体管t8也被打开，将级联复位信号q3的电位拉低，第七晶体管t7和第九晶体管t9均处于关断状态。

阶段t3：由于没有泄电路径，所以第一驱动信号q1及第二驱动信号q2的电位保持高电平。当第n级时钟信号ck(n)为高电平，由于第六晶体管t6自身寄存电容的原因，产生的自举效应将第二驱动信号q2的电位拉高至约两倍的恒压高电位信号vgh的电位，第六晶体管t6被充分打开，第n级栅极驱动信号g(n)可以全摆幅输出，波形不会受到削弱。

阶段t4：第n+1级栅极驱动信号g(n+1)为高电平，第二晶体管t2打开，第一驱动信号q1及第二驱动信号q2的电位被补给，第六晶体管t6仍处于打开状态，由于此时第n级时钟信号ck(n)已经是低电平了，因此，第n级栅极驱动信号g(n)可以被瞬间拉低至低电平，下降沿时间很小。

阶段t5：第n-2级时钟信号ck(n-2)为高电平，重复阶段t1的动作，将第一驱动信号q1及第二驱动信号q2的电位拉低，将第七晶体管t7打开，对第n级栅极驱动信号g(n)持续放噪，可以提高抗干扰能力。

在其中一个实施例中，本公开采用的goa电路可以仅包括十一个晶体管，与图1所示的采用十个晶体管和两个电容来实现goa电路，不仅可以减少元器件的使用种类，还可以节省元器件的使用数量，这能够简化goa电路在边框区的制作工艺，有利于实现窄边框。

在其中一个实施例中，可参阅图2和图6，本公开采用的goa电路中未采用电容，与图1所示的传统技术方案相比，当本实施例中的goa电路工作于阶段t4时，可以瞬间将第n级栅极驱动信号g(n)拉低至低电平，比图1所示的传统技术方案减少了第n级栅极驱动信号g(n)的下降沿拉低至低电平所用的时间；另外，在第n-2级时钟信号ck(n-2)有效时，由于本实施例中没有传统技术方案中电容c2的存在，第七晶体管t7的栅极电压可以被快速拉高至完全打开状态；当第n-2级时钟信号ck(n-2)变为低电平状态时，第七晶体管t7的栅极电压可以快速地下降，以尽快关断第七晶体管t7，避免像素区充电时间短，数据信号已经改变，而栅极驱动信号没有关断，所造成的信号互相干扰。同时，第n级栅极驱动信号g(n)也是goa单元的级传信号，如果前述的信号互相干扰存在，将导致那些具有多个级传的产品可能存在信赖不良的风险，例如，几百上千个级传的产品，风险会更高。

如图7和图8所示，在其中一个实施例中，产品在使用的过程中，一般会存在异常关电的操作，即产品在意外情况下突然间掉电，由于没有经过正常的关机放电步骤，像素里面会残留电荷，这会影响下次开机的正常显示。为了防止这个现象发生，时序控制器会侦测到这种异常，将所有像素的栅极打开，并将列扫描的数据(data)电压置为低电位，例如，接地(gnd)或者与公共电极的电位(vcom)连接，这样像素中的电荷就会通过数据电压的低电位释放完毕。

本公开的goa电路在所有像素的栅极均开启的情况下，所有的时钟信号全部置高，其中，第n-1级栅极驱动信号g(n-1)和第n+1级栅极驱动信号g(n+1)均为高电平，第n-2级时钟信号ck(n-2)也为高电平，此时，第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6、第七晶体管t7、第八晶体管t8以及第九晶体管t9全部打开，就会形成这样如图7中虚线箭头所示的电流。

基于此，可参照图8，在解决异常掉电时，第四晶体管t4的漏极与恒压高电位信号vgh连接，第五晶体管t5的漏极与恒压低电位信号vgl连接，这并不增加边框区goa电路所需的信号种类。

另一方面，本实施例提供了一种显示面板，其包括上述任一实施例中的goa电路。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本申请实施例所提供的goa电路进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。