一种钢轨式轨道电路分路系统的制作方法

本实用新型涉及一种轨道电路，尤其是一种钢轨式轨道电路分路系统。

背景技术：

轨道电路轨面因为不良导电物影响造成轨道电路分路不良，列车或者机车占用轨道时控制该轨道区段的轨道继电器不能正常动作，造成信号联锁失效。采用计轴传感器方案时，机械传感器依靠弹簧控制电极触点的通断来产生列车到来的信号，容易产生接点接触不良和信号抖动干扰；红外传感器的红外线易被灰尘和杂物遮挡，且易受其他光照的干扰产生干扰脉冲；超声的压电转换器由于必须裸露在外，无法进行有效的防护，同时也易受到施工工人等其他障碍物的干扰影响，产生干扰脉冲；涡流线圈感应、磁头传感器感应容易受到金属杂物的影响，例如，当铁路施工人员持铁锹滑过磁头传感器时，容易对磁头判别造成干扰，输出干扰脉冲。上述各种传感器在车轮进入或者退出检测区间时，由于车辆经过造成的传感器震动、车轮自身振动以及传感器自身触点抖动等原因，也会造成传感信号边沿产生抖动脉冲。

技术实现要素：

为了解决现有轨道电路分路不良的问题，本实用新型提供了一种钢轨式轨道电路分路系统，包括左一磁头式车轮传感器、右一磁头式车轮传感器、左二磁头式车轮传感器、右二磁头式车轮传感器、左三磁头式车轮传感器、右三磁头式车轮传感器、左四磁头式车轮传感器、右四磁头式车轮传感器、第一计轴脉冲单元、第二计轴脉冲单元；第三计轴脉冲单元、第四计轴脉冲单元、计轴分路单元。

所述左一磁头式车轮传感器、右一磁头式车轮传感器、左二磁头式车轮传感器、右二磁头式车轮传感器、左三磁头式车轮传感器、右三磁头式车轮传感器、左四磁头式车轮传感器、右四磁头式车轮传感器分别输出左一车轮传感信号、右一车轮传感信号、左二车轮传感信号、右二车轮传感信号、左三车轮传感信号、右三车轮传感信号、左四车轮传感信号、右四车轮传感信号。

所述左一车轮传感信号和右一车轮传感信号送至第一计轴脉冲单元，左二车轮传感信号和右二车轮传感信号送至第二计轴脉冲单元，左三车轮传感信号和右三车轮传感信号送至第三计轴脉冲单元，左四车轮传感信号和右四车轮传感信号送至第四计轴脉冲单元。

所述第一计轴脉冲单元输出第一计轴脉冲信号，第二计轴脉冲单元输出第二计轴脉冲信号，第三计轴脉冲单元输出第三计轴脉冲信号，第四计轴脉冲单元输出第四计轴脉冲信号；所述第一计轴脉冲信号、第二计轴脉冲信号、第三计轴脉冲信号、第四计轴脉冲信号送至计轴分路单元，所述计轴分路单元输出轨道闭塞区间占用信号。

所述左一磁头式车轮传感器安装在左道轨的外侧或者内侧、右一磁头式车轮传感器安装在右道轨的外侧或者内侧，且处于同一车轴线上；所述左二磁头式车轮传感器安装在左道轨的外侧或者内侧、右二磁头式车轮传感器安装在右道轨的外侧或者内侧，且处于同一车轴线上；所述左三磁头式车轮传感器安装在左道轨的外侧或者内侧、右三磁头式车轮传感器安装在右道轨的外侧或者内侧，且处于同一车轴线上；所述左四磁头式车轮传感器安装在左道轨的外侧或者内侧、右四磁头式车轮传感器安装在右道轨的外侧或者内侧，且处于同一车轴线上。

所述计轴分路单元包括计数脉冲产生模块、计数器模块、判别模块；所述计数脉冲产生模块的输入为第一计轴脉冲信号、第二计轴脉冲信号、第三计轴脉冲信号、第四计轴脉冲信号，输出为加计数脉冲、减计数脉冲；所述加计数脉冲、减计数脉冲送至计数器模块；所述判别模块的输入连接至计数器模块的输出，输出为轨道闭塞区间占用信号。

所述钢轨式轨道电路分路系统还包括第一脉冲干扰滤除单元、第二脉冲干扰滤除单元、第三脉冲干扰滤除单元、第四脉冲干扰滤除单元。

所述第一计轴脉冲信号、第二计轴脉冲信号、第三计轴脉冲信号、第四计轴脉冲信号分别经第一脉冲干扰滤除单元、第二脉冲干扰滤除单元、第三脉冲干扰滤除单元、第四脉冲干扰滤除单元滤除干扰波形后再送至计轴分路单元。

所述第一脉冲干扰滤除单元、第二脉冲干扰滤除单元、第三脉冲干扰滤除单元、第四脉冲干扰滤除单元为结构参数相同的脉冲干扰滤除单元。

所述脉冲干扰滤除单元包括正向抗干扰电路、反向抗干扰电路、数据选择器；所述正向抗干扰电路和反向抗干扰电路的输入信号为脉冲干扰滤除单元的输入脉冲；所述数据选择器为二选一数据选择器；所述数据选择器的二个数据输入端分别连接至正向抗干扰电路和反向抗干扰电路的输出端；所述数据选择器的输出信号为脉冲干扰滤除单元的输出脉冲；所述数据选择器选择控制端连接至输出脉冲。

所述正向抗干扰电路包括快速放电二极管、充电电阻、正向抗干扰电容、正向抗干扰施密特电路；所述快速放电二极管阴极为正向抗干扰电路输入端，阳极连接至正向抗干扰施密特电路输入端；所述充电电阻与快速放电二极管并联；所述正向抗干扰电容的一端连接至正向抗干扰施密特电路输入端，另外一端连接至脉冲干扰滤除单元的公共地或者是供电电源。

所述反向抗干扰电路包括快速充电二极管、放电电阻、反向抗干扰电容、反向抗干扰施密特电路；所述快速充电二极管阳极为反向抗干扰电路输入端，阴极连接至反向抗干扰施密特电路输入端；所述放电电阻与快速充电二极管并联；所述反向抗干扰电容的一端连接至反向抗干扰施密特电路输入端，另外一端连接至脉冲干扰滤除单元的公共地或者是供电电源。

所述正向抗干扰施密特电路输出端为正向抗干扰电路输出端，反向抗干扰施密特电路输出端为反向抗干扰电路输出端。

本实用新型的有益效果是：所述系统依靠左、右两个传感器同时检测同一车轴上车轮，只有左、右两个传感器同时检测有效，才输出有效的计轴脉冲信号，能够有效地消除单一传感器输出的各种干扰信号；系统对4路计轴脉冲信号进行自动判别，对进出轨道闭塞区间的车轴进行计数，当进出轨道闭塞区间的车轴数量相同时，自动使轨道闭塞区间占用信号无效；计轴脉冲信号由脉冲干扰滤除单元滤除窄脉冲干扰和信号边沿的抖动干扰，进一步提高了系统的抗干扰能力，且脉冲干扰滤除单元过滤的窄脉冲最大宽度能够通过改变充电时间常数与放电时间常数进行调整。

附图说明

图1为磁头式车轮传感器安装位置实施例；

图2为钢轨式轨道电路分路系统实施例结构框图；

图3为计轴分路单元实施例结构框图；

图4为第一计轴脉冲信号和第二计轴脉冲信号满足车轴的进入逻辑状态示例波形；

图5为第一计轴脉冲信号和第二计轴脉冲信号满足车轴的驶出逻辑状态示例波形；

图6为第三计轴脉冲信号和第四计轴脉冲信号满足车轴的驶出逻辑状态示例波形；

图7为第三计轴脉冲信号和第四计轴脉冲信号满足车轴的进入逻辑状态示例波形；

图8为加计数脉冲或者减计数脉冲产生电路实施例；

图9为脉冲干扰滤除单元实施例；

图10为脉冲干扰滤除单元实施例的波形；

图11为计数器模块和判别模块的实施例；

图12为具有高输入阻抗特性的施密特电路的实施例。

具体实施方式

以下结合附图对本实用新型作进一步说明。

如图1所示为车轮传感器安装位置实施例。左一磁头式车轮传感器201、右一车轮传感器202分别安装在左道轨101、右道轨102的内侧，且处于同一车轴线B1上。在机车、列车的行进中，当车轮车轴行进车轴线B1位置时，左一磁头式车轮传感器201和右一磁头式车轮传感器202分别感应到左、右车轮并同时输出有效信号。左一磁头式车轮传感器201和右一磁头式车轮传感器202需要分别安装在左、右道轨外侧或者内侧，可以同时或者分别安装在道轨外侧或者内侧，但必须处于同一车轴线上，即左一磁头式车轮传感器201和右一磁头式车轮传感器202需要同时对同一车轴上的左、右车轮进行感应。

左二磁头式车轮传感器203、右二磁头式车轮传感器204分别安装在左道轨101、右道轨102的内侧，且处于同一车轴线B2上。在机车、列车的行进中，当车轮车轴行进车轴线B2位置时，左二磁头式车轮传感器203和右二磁头式车轮传感器204分别感应到左、右车轮并同时输出有效信号。左二磁头式车轮传感器203和右二磁头式车轮传感器204需要分别安装在左、右道轨外侧或者内侧，可以同时或者分别安装在道轨上、外侧或者内侧，但必须处于同一车轴线上，即左二磁头式车轮传感器203和右二磁头式车轮传感器204需要同时对同一车轴上的左、右车轮进行感应。

左三磁头式车轮传感器205、右三磁头式车轮传感器206分别安装在左道轨101、右道轨102的内侧，且处于同一车轴线B3上。在机车、列车的行进中，当车轮车轴行进车轴线B3位置时，左三磁头式车轮传感器205和右三磁头式车轮传感器206分别感应到左、右车轮并同时输出有效信号。左三磁头式车轮传感器205和右三磁头式车轮传感器206需要分别安装在左、右道轨外侧或者内侧，可以同时或者分别安装在道轨外侧或者内侧，但必须处于同一车轴线上，即左三磁头式车轮传感器205和右三磁头式车轮传感器206需要同时对同一车轴上的左、右车轮进行感应。

左四磁头式车轮传感器207、右四磁头式车轮传感器208分别安装在左道轨101、右道轨102的内侧，且处于同一车轴线B4上。在机车、列车的行进中，当车轮车轴行进车轴线B4位置时，左四磁头式车轮传感器207和右四磁头式车轮传感器208分别感应到左、右车轮并同时输出有效信号。左四磁头式车轮传感器207和右四磁头式车轮传感器208需要分别安装在左、右道轨外侧或者内侧，可以同时或者分别安装在道轨上、外侧或者内侧，但必须处于同一车轴线上，即左四磁头式车轮传感器207和右四磁头式车轮传感器208需要同时对同一车轴上的左、右车轮进行感应。

图2所示为钢轨式轨道电路分路系统实施例结构框图。左一磁头式车轮传感器201、右一磁头式车轮传感器202、左二磁头式车轮传感器203、右二磁头式车轮传感器204、左三磁头式车轮传感器205、右三磁头式车轮传感器206、左四磁头式车轮传感器207、右四磁头式车轮传感器208分别输出左一车轮传感信号Z1、右一车轮传感信号Y1、左二车轮传感信号Z2、右二车轮传感信号Y2、左三车轮传感信号Z3、右三车轮传感信号Y3、左四车轮传感信号Z4、右四车轮传感信号Y4，Z1、Y1送至第一计轴脉冲单元301的输入端，Z2、Y2送至第二计轴脉冲单元302的输入端，Z3、Y3送至第三计轴脉冲单元303的输入端，Z4、Y4送至第四计轴脉冲单元304的输入端。

图2所示系统实施例中，第一计轴脉冲单元301、第二计轴脉冲单元302、第三计轴脉冲单元303、第四计轴脉冲单元304为结构功能相同的计轴脉冲单元，具有2个输入端I1、I2，1个输出端O1。计轴脉冲单元的功能是：只有当2个输入I1、I2信号都有效时，输出O1才有效。如果输入信号为高电平有效，即检测到有车轮时，车轮传感器输出为高电平，则计轴脉冲单元为与门电路；如果输入信号为低电平有效，即检测到有车轮时，车轮传感器输出为低电平，则计轴脉冲单元为或门电路。如果输入至计轴脉冲单元的2个车轮传感器信号一个为高电平有效，另外一个为低电平有效，只需要在其中一个车轮传感器的输出端增加一个反相器就可以使2个车轮传感器信号同时为高电平有效，或者同时为低电平有效。

图2所示系统实施例中，第一计轴脉冲单元301、第二计轴脉冲单元302、第三计轴脉冲单元303、第四计轴脉冲单元输出的第一计轴脉冲信号M1、第二计轴脉冲信号M2、第三计轴脉冲信号M3、第四计轴脉冲信号M4被送至计轴分路单元500，计轴分路单元500输出轨道闭塞区间占用信号J1。

如图3所示为计轴分路单元实施例结构框图，包括计数脉冲产生模块501、计数器模块502、判别模块503。

左一磁头式车轮传感器201、右一磁头式车轮传感器202、左二磁头式车轮传感器203、右二磁头式车轮传感器204安装在轨道闭塞区间的一端用于检测机车(列车)是否从该端进入或者驶出，左三磁头式车轮传感器205、右三磁头式车轮传感器206、左四磁头式车轮传感器207、右四磁头式车轮传感器208安装在轨道闭塞区间的另外一端用于检测机车(列车)是否从该端进入或者驶出。

如图4所示为第一计轴脉冲信号和第二计轴脉冲信号满足车轴的进入逻辑状态示例波形，图5所示为第一计轴脉冲信号和第二计轴脉冲信号满足车轴的驶出逻辑状态示例波形。

图1实施例中，机车(列车)从左一磁头式车轮传感器201、右一磁头式车轮传感器202、左二磁头式车轮传感器203、右二磁头式车轮传感器204安装端进入轨道闭塞区间时，先有第一计轴脉冲信号M1，后有第二计轴脉冲信号M2，且车轮传感器安装位置的车轴线B1与车轴线B2的距离小于机车(列车)的车轮直径，保证了M1有效信号消失前M2即开始有效。判别第一计轴脉冲信号M1和第二计轴脉冲信号M2满足车轴的进入逻辑状态的条件是：在第二计轴脉冲信号M2有效期间，第一计轴脉冲信号M1从有效变为无效。图4中，实施例中信号M1、信号M2都为低电平有效，在信号M2的低电平期间，信号M1从低电平变为高电平满足车轴的进入逻辑状态，加计数脉冲输出端H1输出一个加计数脉冲，减计数脉冲输出端L1不输出脉冲。

机车(列车)从左一磁头式车轮传感器201、右一磁头式车轮传感器202、左二磁头式车轮传感器203、右二磁头式车轮传感器204安装端驶出轨道闭塞区间时，先有第二计轴脉冲信号M2，后有第一计轴脉冲信号M1，且M2有效信号消失前M1即开始有效。判别第一计轴脉冲信号M1和第二计轴脉冲信号M2满足车轴的驶出逻辑状态的条件是：在第一计轴脉冲信号M1有效期间，第二计轴脉冲信号M2从有效变为无效。图5中，实施例中信号M1、信号M2都为低电平有效，在信号M1的低电平期间，信号M2从低电平变为高电平满足车轴的进入逻辑状态，减计数脉冲输出端L1输出一个减计数脉冲，加计数脉冲输出端H1不输出脉冲。

如图6所示为第三计轴脉冲信号和第四计轴脉冲信号满足车轴的驶出逻辑状态示例波形，图7所示为第三计轴脉冲信号和第四计轴脉冲信号满足车轴的进入逻辑状态示例波形。

图1实施例中，机车(列车)从左三磁头式车轮传感器205、右三磁头式车轮传感器206、左四磁头式车轮传感器207、右四磁头式车轮传感器208安装端驶出轨道闭塞区间时，先有第三计轴脉冲信号M3，后有第四计轴脉冲信号M4，且车轮传感器安装位置的车轴线B3与车轴线B4的距离小于机车(列车)的车轮直径，保证了M3有效信号消失前M4即开始有效。判别第三计轴脉冲信号M3和第四计轴脉冲信号M4满足车轴的输出逻辑状态的条件是：在第四计轴脉冲信号M4有效期间，第三计轴脉冲信号M3从有效变为无效。图6中，实施例中信号M3、信号M4都为低电平有效，在信号M4的低电平期间，信号M3从低电平变为高电平满足车轴的进入逻辑状态，减计数脉冲输出端L1输出一个减计数脉冲，加计数脉冲输出端H1不输出脉冲。

机车(列车)从左三磁头式车轮传感器205、右三磁头式车轮传感器206、左四磁头式车轮传感器207、右四磁头式车轮传感器208安装端进入轨道闭塞区间时，先有第四计轴脉冲信号M4，后有第三计轴脉冲信号M3，且M4有效信号消失前M3即开始有效。判别第三计轴脉冲信号M3和第四计轴脉冲信号M4满足车轴的驶出逻辑状态的条件是：在第三计轴脉冲信号M3有效期间，第四计轴脉冲信号M4从有效变为无效。图7中，实施例中信号M3、信号M4都为低电平有效，在信号M3的低电平期间，信号M4从低电平变为高电平满足车轴的进入逻辑状态，加计数脉冲输出端H1输出一个加计数脉冲，减计数脉冲输出端L1不输出脉冲。

如图8所示为加计数脉冲或者减计数脉冲产生电路实施例。图8中，C51、R51、D51组成的微分电路可以将K2信号中的上升沿转换为一个正脉冲；反相器F51将负计轴脉冲信号转换为正计轴脉冲信号。设图8中K1为M2，K2为M1，则与非门F52的输出为加计数脉冲H11；设图8中K1为M3，K2为M4，则与非门F52的输出为加计数脉冲H12；加计数脉冲H11、加计数脉冲H12均为负脉冲；计数脉冲产生模块501中，当加计数脉冲H11、加计数脉冲H12中任何一个有负脉冲输出时，加计数脉冲H1输出负脉冲。

设图8中K1为M1，K2为M2，则与非门F52的输出为减计数脉冲L11；设图8中K1为M4，K2为M3，则与非门F52的输出为减计数脉冲L12；减计数脉冲L11、减计数脉冲L12均为负脉冲；计数脉冲产生模块501中，当减计数脉冲L11、减计数脉冲L12中任何一个有负脉冲输出时，减计数脉冲L1输出负脉冲。

计数器模块502为可逆计数器，其CP+为加计数脉冲输入端，CP-为减计数脉冲输入端。计数器模块502的输出Q送至判别模块503。当计数器模块502的输出Q不等于0时，输出的轨道闭塞区间占用信号J1有效，说明轨道闭塞区间有机车(列车)；J1有效时控制轨道继电器线圈失电，接通红灯电路或者使信号机显示险阻禁行。当计数器模块502的输出Q等于0时，输出的轨道闭塞区间占用信号J1无效，说明轨道闭塞区间没有机车(列车)；J1无效时控制轨道继电器线圈得电，接通绿灯电路或者使信号机显示平安通行。MR为远程清零输入端，用于计数器模块502的远程统一清零。

第一计轴脉冲单元、第二计轴脉冲单元、第三计轴脉冲单元、第四计轴脉冲单元和计轴分路单元的功能可以采用各种中规模逻辑电路来实现，还可以采用CPLD、FPGA、PAL、GAL等器件来实现。

如图9所示为脉冲干扰滤除单元实施例，包括正向抗干扰电路、反向抗干扰电路、数据选择器。实施例中，快速放电二极管、充电电阻、正向抗干扰电容、正向抗干扰施密特电路分别为二极管D11、电阻R11、电容C11、施密特电路F11，组成了正向抗干扰电路；快速充电二极管、放电电阻、反向抗干扰电容、反向抗干扰施密特电路分别为二极管D21、电阻R21、电容C21、施密特电路F21，组成了反向抗干扰电路。电容C11的一端接施密特电路F11的输入端，另外一端连接至公共地；电容C21的一端接施密特电路F21的输入端，另外一端连接至公共地。P1为输入脉冲端，P2为输出脉冲端。

图9实施例中，数据选择器T11为二选一数据选择器，二个数据输入信号与输出信号之间都是同相关系，施密特电路F11、施密特电路F21均为同相施密特电路，因此，数据选择器T11输出与正向抗干扰电路输入之间为同相关系，数据选择器T11输出与反向抗干扰电路输入之间也为同相关系。数据选择器T11的功能为：当选择控制端A＝0时，输出Y＝D1；当选择控制端A＝1时，输出Y＝D2。数据选择器T11的输出端Y(即脉冲输出端P2)直接连接至数据选择器T11的选择控制端A，输出脉冲P2为低电平时，控制数据选择器T11选择施密特电路F11的输出信号A3送到数据选择器的输出端Y；输出脉冲P2为高电平时，控制数据选择器T11选择施密特电路F21的输出信号A4送到数据选择器的输出端Y。

图10为脉冲干扰滤除单元实施例的波形，包括输入脉冲P1和施密特电路F11输出A3、施密特电路F21输出A4、输出脉冲P2的波形。图9中，二极管D11、电阻R11、电容C11构成不对称充放电电路，施密特电路F11为同相施密特电路，当输入脉冲P1长时间维持为低电平时，施密特电路F11的输出A3为低电平；当输入脉冲P1长时间维持为高电平时，A3为高电平。P1信号对电容C11放电快，当输入脉冲P1从高电平变成低电平时，A1电位立即变成低电平电位，A3立即从高电平变成低电平。P1信号对电容C11充电慢，当输入脉冲P1从低电平变成高电平时，A1电位由P1高电平信号通过电阻R11向电容C11充电而上升，当充电时间达到T1，A1电位上升达到并超过施密特电路F11的上限门槛电压时，A3从低电平变成高电平；当P1的正脉冲宽度小于T1，充电时间小于T1，A1电位未达到施密特电路F11的上限门槛电压时P1即变成低电平，A1电位立即变成低电平电位，A3维持低电平状态。图10中，P1和A3的初始状态为低电平。正窄脉冲11、正窄脉冲12、正窄脉冲13的宽度均小于T1，A1电位无法经充电达到或超过施密特电路F11的上限门槛电压，对A3状态没有影响；P1的正脉冲14的宽度大于T1，因此，在P1的正脉冲14的上升沿过时间T1后，A3从低电平变为高电平。P1的正脉冲14的下降沿使A3从高电平变为低电平，P1的正脉冲15的宽度大于T1，在正脉冲15上升沿过时间T1后，A3从低电平变为高电平。P1的正脉冲15的下降沿使A3从高电平变为低电平，P1的正脉冲16、正脉冲17、正脉冲18的宽度均小于T1，因此，正脉冲16、正脉冲17、正脉冲18对A3没有影响，A3维持低电平状态。P1的正脉冲19的宽度大于T1，在正脉冲19上升沿过时间T1后，A3从低电平变为高电平。

图9中，二极管D21、电阻R21、电容C21同样构成不对称充放电电路，施密特电路F21为同相施密特电路，当输入脉冲P1长时间维持为低电平时，施密特电路F21的输出A4为低电平；当输入脉冲P1长时间维持为高电平时，A4为高电平。P1信号对电容C21充电快，当输入脉冲P1从低电平变成高电平时，A2电位立即变成高电平电位，A4立即从低电平变成高电平。P1信号对电容C21放电慢，当输入脉冲P1从高电平变成低电平时，A2电位由P1低电平信号通过电阻R21向电容C21放电，当放电时间达到T2，A2电位下降到低于施密特电路F21的下限门槛电压时，A4从高电平变成低电平；当P1的负脉冲宽度小于T2，放电时间小于T2，A2电位未下降达到施密特电路F21的下限门槛电压时，P1即变成高电平，A2电位立即变成高电平电位，A4维持高电平状态。图10中，P1和A4的初始状态为低电平。P1的正脉冲11的上升沿使A4从低电平变为高电平，P1的负脉冲20的宽度大于T2，在负脉冲20下降沿过时间T2后，A4从高电平变为低电平。P1的正脉冲12的上升沿使A4从低电平变为高电平，P1的负脉冲20、负脉冲21的宽度均小于T2，因此，负脉冲20、负脉冲21对A4没有影响，A4维持低电平状态。负脉冲23、负脉冲24、负脉冲25、负脉冲26的宽度均小于T2，A2电位无法经放电达到或低于施密特电路F21的下限门槛电压，对A4状态没有影响；P1的负脉冲27的宽度大于T2，因此，在P1的负脉冲27的下降沿过时间T2后，A4从高电平变为低电平。在P1的负脉冲27的上升沿，A4从低电平变为高电平。

施密特电路F11的输出A3在输入脉冲P1为低电平时保持低电平，在输入脉冲P1由低电平变为高电平后过时间T1才变为高电平。施密特电路F21的输出A4在输入脉冲P1为高电平时保持高电平，在输入脉冲P1由高电平变为低电平后过时间T2才变为低电平。或者说，在A3为高电平时，A4必定为高电平；在A4为低电平时，A3必定为低电平。

图10中，A3、A4的初始状态均为低电平，数据选择器T11的输出Y为低电平，数据选择器T11选择A3作为输出Y且在A3为低电平的期间维持。当A3在边沿30从低电平变为高电平时，输出Y变为高电平，数据选择器T11选择A4作为输出Y，此时A4必定为高电平，维持输出Y的高电平状态。当A4在边沿31从高电平变为低电平时，输出Y变为低电平，数据选择器T11选择A3作为输出Y，此时A3必定为低电平，维持输出Y的低电平状态。当A3在边沿32从低电平变为高电平时，输出Y变为高电平，数据选择器T11选择A4作为输出Y，此时A4必定为高电平，维持输出Y的高电平状态。

脉冲干扰滤除单元将P1信号中的窄脉冲11、窄脉冲12、窄脉冲13、窄脉冲23、窄脉冲24、窄脉冲25、窄脉冲26都过滤掉，而正宽脉冲14(包括正脉冲14、正脉冲15、正脉冲16、正脉冲17和正脉冲18，负脉冲23、负脉冲24、负脉冲25、负脉冲26为干扰脉冲)、负宽脉冲27能够通过，使P2信号中出现相应的正宽脉冲28和负宽脉冲29。输出脉冲P2与输入脉冲P1同相，而输出的宽脉冲28上升沿比输入的正宽脉冲14上升沿滞后时间T1，下降沿滞后时间T2。

正脉冲11、正脉冲12、正脉冲13为正窄脉冲，其中正脉冲11为单个干扰脉冲，正脉冲12、正脉冲13为连续的抖动脉冲。时间T1为脉冲干扰滤除单元能够过滤的最大正窄脉冲宽度。T1受到充电时间常数、输入脉冲P1的高电平电位、低电平电位和施密特电路F11的上限门槛电压共同影响。通常情况下，输入脉冲P1的高电平电位、低电平电位为定值，因此，调整T1的值可以通过改变充电时间常数或者施密特电路F11的上限门槛电压来进行。图9中，充电时间常数为充电电阻R11与电容C11的乘积。所述脉冲干扰滤除单元允许宽度大于T1的正脉冲信号通过。

负脉冲23、负脉冲24、负脉冲25、负脉冲26为负窄脉冲，其中负脉冲23为单个干扰脉冲，负脉冲24、负脉冲25、负脉冲26为连续的抖动脉冲。时间T2为脉冲干扰滤除单元能够过滤的最大负窄脉冲宽度。T2受到放电时间常数、输入脉冲P1的高电平电位、低电平电位和施密特电路F21的下限门槛电压共同影响。通常情况下，输入脉冲P1的高电平电位、低电平电位为定值，因此，调整T2的值可以通过改变放电时间常数或者施密特电路F21的下限门槛电压来进行。图9中，放电时间常数为放电电阻R21与电容C21的乘积。所述脉冲干扰滤除单元允许宽度大于T2的负脉冲信号通过。

图9中，电容C11接公共地的一端还可以改接在脉冲干扰滤除单元的供电电源端；同样地，电容C21接公共地的一端也可以单独或者与电容C11一起改接在脉冲干扰滤除单元的供电电源端。

图9中，施密特电路F11、施密特电路F21还可以同时或者单独选择反相施密特电路，数据选择器T11的输入D1、D2与输出Y之间还可以同时或者单独为反相关系。当施密特电路F11、施密特电路F21同时或者单独选择反相施密特电路，数据选择器T11的输入D1、D2与输出Y之间同时或者单独为反相关系时，需要满足下面的条件，即：当数据选择器T11输出信号Y与正向抗干扰电路输入信号之间为同相关系时，数据选择器T11输出信号Y与反向抗干扰电路输入信号之间也为同相关系；Y的低电平控制选择施密特电路F11的输出送到数据选择器T11的输出端，Y的高电平控制选择施密特电路F21的输出送到数据选择器T11的输出端。当数据选择器T11输出信号Y与正向抗干扰电路输入信号之间为反相关系时，数据选择器T11输出信号Y与反向抗干扰电路输入信号之间也为反相关系；Y的低电平控制选择施密特电路F21的输出送到数据选择器T11的输出端，Y的高电平控制选择施密特电路F11的输出送到数据选择器T11的输出端。

图11所示为计数器模块和判别模块的实施例。图11中，F81、F82均为4位二进制同步可逆计数器74HC193，共同构成计数器模块。F81、F82中，CPU为加计数输入端，CPD为减计数输入端，TCU为加进位脉冲输出端，TCD为减进位脉冲输出端，CR为高电平有效的清零输入端，LD为低电平有效的数据预置控制输入端，D3、D2、D1、D0为预置数据输入端，Q3、Q2、Q1、Q0为计数输出端。F81的TCU、TCD分别连接至F82的CPU、CPD，F81、F82以级联的方式共同构成8位二进制同步可逆计数器，计轴范围最大达到255，其中，F81的计数输出Q3、Q2、Q1、Q0为8位计数输出的低4位，F82的计数输出Q3、Q2、Q1、Q0为8位计数输出的高4位，他们共同组成图3实施例中计数器模块502的输出Q。F81、F82的LD端均直接输入高电平，即LD均处于无效状态，此时F81、F82的D3、D2、D1、D0可以接任何电平，图11实施例中，F81、F82的D3、D2、D1、D0均连接至低电平。F81的CPU、CPD分别为计数器模块的CP+、CP-信号端。电阻R81、电容C81构成上电复位电路，上电复位电路的输出连接至F81、F82的CR端，用于上电时对F81、F82的输出Q3、Q2、Q1、Q0清零；MR为远程清零输入端。+VDD为计数器模块的供电电源。

图11中，F83为8输入或非门，型号为74HC4078，构成判别模块。F83的8个输入为图3实施例中判别模块503的输入DA，连接至F81、F82的计数输出端。F83的输出为轨道闭塞区间占用信号J1。当F81、F82的计数输出不全部为0时，输出的轨道闭塞区间占用信号J1为低电平，且处于有效状态；当F81、F82的计数输出全部为0时，输出的轨道闭塞区间占用信号J1为高电平，且处于无效状态。

所述正向抗干扰施密特电路、反向抗干扰施密特电路均为施密特电路，输入信号为电容上的电压，因此，要求施密特电路具有高输入阻抗特性。施密特电路可以选择具有高输入阻抗特性的CMOS施密特反相器CD40106、74HC14，或者是选择具有高输入阻抗特性的CMOS施密特与非门CD4093、74HC24等器件。CMOS施密特反相器或者CMOS施密特与非门的上限门槛电压、下限门槛电压均为与器件相关的固定值。用施密特反相器或者施密特与非门构成同相施密特电路，需要在施密特反相器或者施密特与非门后面增加一级反相器。

图12所示为具有高输入阻抗特性的施密特电路的实施例，其中，图12(a)为同相施密特电路，图12(b)为反相施密特电路。F91、F93选择具有高输入阻抗特性的CMOS施密特反相器74HC14，F92选择反相器74HC06。

施密特电路还可以选择采用运算放大器来构成，采用运算放大器来构成施密特电路可以灵活地改变上限门槛电压、下限门槛电压。同样地，采用运算放大器来构成施密特电路时，需要采用具有高输入阻抗特性的结构与电路。

数据选择器可以选择74HC151、74HC152、74HC153、CD4512、CD4539等器件构成二选一数据选择器，也可以用门电路构成二选一数据选择器。

施密特电路、数据选择器还可以与第一计轴脉冲单元、第二计轴脉冲单元、第三计轴脉冲单元、第四计轴脉冲单元和计轴分路单元一起采用CPLD、FPGA来实现其功能。