1 %的厚度控制。
[0023] 通常存在的衬底供应商的激光标号能够用于确保最小表面污染或粗糙度，这将有 助于后续晶片接合步骤。之后能够进行前侧对齐标记的掩膜和刻蚀。去胶和预清洗工艺能 够有助于确保厚介电区域106的平滑表面，厚介电区域106的平滑表面随后在将SOI衬底 (如晶片）115的膜层120接合到厚介电区域106的平滑表面的工艺中使用。
[0024] 第一掩膜级"CELLETCH"使用厚的光刻胶以支持随后刻蚀通过厚介电区域106 (如 厚的氧化硅层），以首先开始在晶片上针对每个CMUT阵列/芯片限定至少一个刻蚀的单 个单元CMUT元件。非聚合的等离子刻蚀能够用于刻蚀厚介电区域106的第一部分，以便 在厚介电区域106包括氧化硅并具有约5ym到5. 3ym的厚度时，刻蚀约4. 65ym的氧化 硅。-80°的侧壁倾斜角是基本令人满意的并且能够从自然抗蚀剂侵蚀实现。等离子刻蚀 之后剩余的厚介电区域106部分（如0. 5ym氧化硅）能够通过湿式蚀刻移除，其中湿式蚀 刻提供相对于衬底材料（如Si)的刻蚀选择性以避免损坏第一衬底101的顶侧102。
[0025] 第一衬底101 (如晶片）的顶侧102的约50%在厚介电区域106的刻蚀期间将基 本是打开的（暴露的）。抗蚀剂随后被去除（如湿式去除工艺）。接着是适当的预氧化清 洗，在氧化步骤中，能够生长薄的（如〇. 3ym)CMUT单元氧化层。
[0026] 图2A示出在SOI衬底（如晶片）115接合之后的工艺中的CMUT装置，SOI衬底115 包括手柄（如晶片）116、掩埋介电层117 (本领域中通常被称为"掩埋氧化层"或" (BOX) 层"）和膜层120(如，本领域中通常被称为"有源层")。膜层120被接合到第一衬底101的 厚介电区域106。
[0027] 为牺牲层（sacrificial)的手柄116表示由任意适合材料（一种或更多种）形成 的任意适合的半导体晶片，如无掺杂或轻掺杂的（n或p掺杂）硅。也为牺牲层的掩埋介 电层117能够是的任意适合层（一层或更多层）的电绝缘材料（一种或更多种），如氧化 硅层。膜层120表示任意适合层（一层或更多）的衬底材料（一种或更多种），如掺杂单 晶娃。在具体实施例中，手柄116表不具有约5到l〇Q-cm的电阻的娃晶片，掩埋介电层 117表示氧化硅层，其厚度约为1. 5到2. 5ym，以及膜层120表示具有约5Q-cm的电阻、约 14ym± 5ym的厚度的掺杂娃。出于单元或元件之间的互连目的，膜层120能够包括其上的 金属层，其致使提供低电阻率路径的通道。
[0028] 对于CMUT装置/芯片包括多个CMUT元件（CMUT阵列）的实施例，对于每个CMUT 元件中的所有CMUT单元，膜层120将基本是电气共用的。每个CMUT元件能够具有单独/ 唯一的顶部板，其包括与元件电气连接的多个可移动膜120b，其中，元件能够通过专用TSV 电气连接到第一衬底101的底侧103。每个CMUT元件的顶部板的低电阻率能够通过在膜层 120上的后续金属沉积和如下所述的图形化工艺步骤提供。能够使用包括清洗和等离子预 处理的适当、已知的接合过程。
[0029] 接合能够包括真空熔化晶片接合。对于真空熔化晶片接合（如本领域公知的）， 确保良好晶片接合的属性包括平滑的接合表面，其具有通常小于3A的表面粗糙度。生长的 热氧化衬底和硅衬底基本满足此要求。在接合之前，表面能够在75°C或80°C，用RCA清洗 (称为SC-1)处理达10分钟，其中，SC代表标准清洗，利用NH4OH(氢氧化铵）+H2O2 (过 氧化氢）+H2O(水）的1:1:5溶液。第二RCA清洗步骤是在25°C的HF+H20的1:50的溶液中 的短时间浸入，以便移除薄的氧化层和一部分离子污染物。在75或80°C，利用HC1+H202+H20 的1: 1:6的溶液，执行第三及最后步骤RCA清洗（称为SC-2)。此处理有效去除金属（离 子）污染物的残留痕迹。接着能够进行队等离子体活化和DI水冲洗。真空接合通常在小 于8x105mbar的压力下执行。作为最后一步，接合的表面在N2中退火达若干小时，如4小 时、1050°(：的队退火。
[0030] 随后，手柄116在接合之后被去除，如通过将手柄116背面研磨成约150ym的接 线柱背面研磨目标，在背面研磨之后和湿式刻蚀背面研磨之后剩余的手柄之前，执行第二4 小时1050°C退火，并且随后，湿式刻蚀剩余的手柄。当手柄116包括硅时，背面研磨之后剩 余的手柄能够以湿式硅刻蚀的方式被刻蚀，如使用氢氧化物（如KOH或TMAH)，停止在掩埋 介电层117上。掩埋介电层117随后被去除，如通过湿式刻蚀（如针对包括氧化硅的掩埋 氧化层的湿式氧化层刻蚀），停止在膜层120上。
[0031] 掩膜并刻蚀可移动膜（如硅板）120b去除对齐标记上的膜层120,以重新打开对 齐标记并进行合适对齐以用于后续工艺步骤。因为膜层120通常是用于刻蚀的相对厚的层 (如约14ym厚），在膜层120的刻蚀期间，博斯刻蚀能够补偿抗蚀剂侵蚀。正如本领域所 知的，博斯工艺（还被称为脉冲式或时间多路复用式刻蚀）在两个模式/阶段之间重复替 换以实现几乎垂直的刻蚀结构。
[0032] 图2B示出掩膜级"PLATESI"（掩膜#2)之后的处理中的CMUT装置，该级使用光刻 胶（抗蚀剂）217刻蚀膜层120以限定至少一个可移动膜120b(如Si单晶膜），从而分离具 有多个CMUT元件的CMUT装置的CMUT元件并从顶侧接触区域102a移除膜层120,顶侧接触 区域102a随后将成为TSV111的部分。这种掩膜级还能够用于去除顶侧接触区域102a上 方的薄介电区域107。膜层120的刻蚀停止在厚介电区域106上并且在顶侧接触区域102a 上方打开洞（孔）212。具有短周期的博斯刻蚀能够用来最小化侧壁扇形化。刻蚀应当被配 置为不是凹角的。随后，针对PLATESI掩膜级，使用抗蚀剂217刻蚀顶侧接触区域102a上 方的薄介电区域107。可移动膜120b外部的厚介电区域106将仅通过刻蚀薄介电区域107 而变薄~0. 3ym(对于~0. 3ym厚的薄介电区域107)。
[0033] 抗蚀剂217随后被去除。顶侧金属层161(如0. 5 ym厚的AlCu金属层）随后被 沉积。顶侧金属层161将为可移动膜120b的顶部提供金属化并提供连接到顶侧接触区域 102a的迹线以接触随后形成的TSV的顶侧。预溅射刻蚀能够确保顶侧金属层161和可移动 膜120b之间的良好电接触以及到顶侧接触区域102a的良好电接触。例如，在添加顶侧金 属层161之前，顶侧接触区域102a上方增加约1000A的TiW能够有助于确保到随后形成 的TSV的良好接触。
[0034] 图2C示出掩膜级"ALT0P"（掩膜#3)的处理中的CMUT装置，该级使用抗蚀剂219 限定/图形化CMUT单元（一个或更多个）上方的顶侧金属层161 (如AlCu)。用于抗蚀剂 219的厚的抗蚀剂将有助于可移动膜120b上方的步骤覆盖。所示ALTOP⑶比可移动膜120b 尺寸更小。能够使用抗蚀剂219中的开口从场区湿式刻蚀顶侧金属层161。抗蚀剂219随 后被去除。
[0035] 图2D示出沉积介电钝化层168(如在一个具体实施例中，约0.2ym等离子原硅 酸四乙酯（TEOS)衍生的氧化硅层，接着是0.2ym等离子氮化物钝化层）之后的工艺中的 CMUT装置。根据CMUT装置应用，用于介电钝化层168堆叠的更厚的层可以是有益的。随 后，可以执行最终合金，如在400°(：、在N2+H2中。
[0036] 可选地，临时晶片（载体晶片）能够被接合到处理中的CMUT晶片，并且CMUT晶片 从它的底侧103开始变薄（如背面研磨），如从约725ym达到约~400ym的接线柱背面研 磨厚度。在后续处理操作期间，400ym目标厚度将仍基本进行合适晶片处理。如果第一衬 底101未被背面研磨或变薄，能够增加步骤以去除其上的所有底侧（如介电）膜（一个或 更多）。
[0037] 图2E示出将背侧金属层167 (如在一个具体实施例中，1000 ATi+ 2800ANi+丨5()0AAg)沉积在第一衬底101的底侧103上之后的工艺中的CMUT装置。 第一衬底IOl的底侧103应当在背侧金属沉积之前清洗。300A的预溅射刻蚀能够用于 背侧清洗。
[0038] 图2F示出掩膜级"TSVDEF"（掩膜#4)之后的处理中的CMUT装置，该级使用抗蚀 剂221保护将会是TSV111和衬底（晶片）背侧触点的区域上方的背侧金属层167并接着 刻蚀隔离区域131 (如沟槽环）通过背侧金属层167和第一衬底101的整个厚度，停止在厚 的介电层106上，从而电气隔离并限定每个TSV，如图2F中所示的TSV111。能够放宽设计 规则以便能够有助于背侧对齐。从图2F中所示的处理中的CMUT结构去除抗蚀剂221之后， 得到上述描述的图IB中所示的CMUT装置100。
[0039] 背侧金属层（如TiNiAg) 167能够被湿式刻蚀。博斯刻蚀能够用来刻蚀第一衬底 101的单晶材料（如硅）以完成隔离区域131，如50ym宽的Si沟槽用于硅第一衬底101 以电气隔离每个TSV。这种刻蚀将停止在第一衬底101的顶侧102上方的厚介电层106上。 隔离区域131 (如沟槽）两端的击穿电压将基本大于3V/ym的宽度，从而针对50ym宽的 沟槽提供150V。
[0040] 隔离区域131 (如沟槽）能够被打开或者能够填充介电材料。抗蚀剂22