用于集体制造小体积高精度膜片和腔的方法

专利名称：用于集体制造小体积高精度膜片和腔的方法
技术领域：
本发明涉及利用高精度尺寸控制集体制造腔或膜片或微泵的 领域。
背景技术：
本发明可特别应用于制造由(例如)需要精确体积控制的硅半 导体材料制成的元件，对于微流体和微气体应用是有用的。
本发明能够用在孩i流体中以制成樣史泵和膜片以控制樣i体积液 体的输入(例如，大约纳升或微微升)。
本发明的另一个应用是制造用于受控再生产和高精度分布小 量液态或气态产品的器件，尤其是用于在量上按照微升或纳升或更 d 、的所测量的产品的配升牛。
在文件DE 19719861和DE 19719862中公开了这种流体元件。
目前，通过干法或湿法蚀刻由硅板制成硅器件中的腔和膜片。 膜片和腔的厚度值直接取决于初始硅晶片(其的厚度和在该厚度上 的公差)以及所使用的蚀刻工艺(蚀刻速度、工艺均匀性)。
为在数微米至数百微米的蚀刻厚度上实现大约一微米的高精 度，这种工艺需要贯穿制造周期一直对晶片上(工艺均匀性)或从晶片至晶片(晶片厚度和工艺的均匀性)进行测量。由于需要多次 执行精度4企查以及利用高精度仪器而导致较高的制造成本。
因此，由于工艺和晶片厚度上的公差，在工艺未达到足够的均 匀性的情况下，如果以频繁地检查并伴随着制造成功率降低的风险 对晶片进行单独地处理，才有高精度的可能。
因此，所引起的问题是晶片必须被单独地处理。
利用已知工艺，集体批量制造要求极为严格厚度公差(大约1
pm)的器件是不可能的。这是由于蚀刻工艺的非均一性以及半导体 晶片(在一个晶片上以及从晶片至晶片)的厚度的非均一性造成的。
本发明旨在解决的第 一个问题是找到一种能够集体处理晶片 的工艺。
已知技术还要求在蚀刻工艺期间在每个晶片上执行精确重复 的尺寸检查。这种类型的检查提供了一种确定蚀刻厚度从而确定要 达到所需的厚度的剩余蚀刻时间的方法。这种工艺还必须是重复的
另夕卜，工艺中的任何突发变化均能够导致晶片的损失。具体地， 考虑其是基于蚀刻时间的工艺，工艺中的任何突发变化(蚀刻速度 和/或晶片上的蚀刻均一性)可以导致超出特定厚度的额外厚度。接 下来，该晶片将超出规格而被丢弃。
因此，这种技术对基于集体批量工艺的大规模生产中存在严重 不足。制造公差极为严格的膜片和腔(对上述应用中的阀开口压力 以及腔体积的超精密控制)是高度取决于所使用的蚀刻工艺的均一性和再现性。此外，半导体晶片的厚度上的公差对于已知制造工艺 所固有的非均 一性是附加的。

发明内容
本发明旨在解决这些问题。
本发明提供了一种制造(特别地，是集体地或批量地)具有精 确控制的厚度的膜片和/或腔的方法。
首先，本发明涉及用于制造具有给定厚度的至少 一个腔和/或膜
片的方法，包4舌
选择晶片，其包括了在绝缘层上具有厚度d的半导体表面层， 在衬底上支撑该绝舌彖层自身；例如其可以是SOI或双SOI晶片，
对表面层进4亍蚀刻，绝纟彖层形成阻止层以在表面层中形成该腔 和/或膜片。
该腔和/或膜片形成用于将流体引导至封闭的或半封闭空间的装置。
根据本发明，使用绝缘体上硅(SOI)类型，或更普遍的"绝缘 体上半导体"类型的具体材并+的一个或凄t个晶片。具体地，可以佳_ 用通过外延附生获得的SOI晶片，或通过键合(bonding )常规获得 的更普遍的标准SOI晶片。
例如，在SOI情况下在SOI晶片上或在包4舌了在绝桑彖层(在衬 底上支撑该绝缘层自身)上具有厚度d的半导体表面层的晶片上由 硅制成的半导体层在整个晶片上具有受控的和精确的厚度。这也是 批量晶片以及从批量至批量的情况。厚度精度(目前是大约1 pm或小于1 pm)大于或等于制造精度器件需要的精度。结果是制成的 腔和膜片在蚀刻之后不需要任何尺寸控制。另外，由于在达到阻止
层时停止蚀刻，所以该方法不需要对蚀刻速度的任何控制。
在蚀刻之前，可以将掩才莫置于表面层上或上方。
可以^f吏用本发明从一组晶片开始制造凄t个腔或膜片。
接下来，可以放置这些晶片然后组装以形成高精度封闭的或半 封闭空间。通过表面层的厚度来控制一个尺寸(通常称作深度)， 而(例如)通过蚀刻方法的掩才莫来控制体积的另两个尺寸(通常称 作宽度和长度)。
能够在具有附加中间材料或没有附加中间材料的情况下直接 或间4妻组合这些晶片。该组件可以是分子4定合类型。
因此，本发明也关系到用于制造(优选地，集体地制造)腔和 /或膜片和/或微泵的方法，包括根据本发明对于批量晶片中的每一 个晶片所执行的方法。
本发明还涉及用于制造樣t阀的方法，包括
使用根据本发明的方法，在绝缘体晶片上的第 一半导体的半导 体层中形成该樣么阀的至少 一个底座；
使用根据本发明的方法，在绝缘体晶片上的第二半导体的半导 体层中形成该孩丈阀的至少 一个膜片；
通过第 一和第二晶片的正面对其进行组合，以使膜片置于底座上。这种方法还包括
在至少第一晶片中形成至少一个底座以及在该晶片的半导体 材料的表面层中形成至少 一个底座，以及在第二晶片的半导体材料 的表面层中形成至少一个底座和至少一个力莫片，
通过第 一和第二晶片正面对其进行组合，形成至少两个微阀。
还可以具有在第三晶片(例如，也是SOI类型晶片)中制成覆 盖物(cover)的步骤，以及将该覆盖物与至少一个樣t阀进行组合的 步骤。该覆盖物可包括至少一个膜片。可以制成膜片触发装置(例 如，压电或静电或气动或》兹装置)。可通过在第三晶片中制成的两 个腔来对膜片进行划界。
由于使用 一个或一批SOI类型晶片所产生的精度，根据本发明 的方法特别适合于制造膜片和腔。
从晶片中的一个至另 一个4吏用移膜法(transfer process )通过直 接或间接接合(例如，通过分子4定合)在具有附加中间材料或不具 有附加中间材料的情况下将晶片彼此组合提供了 一种制成封闭的 或半封闭空间的方法，通过阀(具有受控的厚度，通过才艮据本发明 的工艺制成)来控制对该空间的进入并且通过对膜片(具有受控的 厚度，使用才艮据本发明的工艺制成)采取动作可以改变该空间。
可以在最终的叠层中任何晶片上使用所描述的工艺来制成活 动元件(阀、灵活膜片等)，并因此能够在形成的封闭或半封闭空 间内部i丈置这些移动元4牛。这4吏;得制造由扭4戒或电或》兹或气动或-液 气类型发动机元件所控制活动元件的复杂器件成为可能。膜片和/或阀的厚度提供了 一种控制其硬度的方法，并且腔的厚 度对所形成的空间的尺寸参数中的一个进行控制。该硬度限定了对 于给定的机械动作所移置的空间，或者阀关闭或打开所处的压力阈 值。
可通过掩模步骤对膜片和阀或空间的另两个尺寸进行控制，其
的精度比1 pm要高得多。例如，所使用的掩模技术是微电子技术， 其精度为大约1/10pm或甚至更小已经是可能的。
本发明还涉及一种微阀类型器件，包括
在第一 SOI晶片中的半导体层中的该;微阀的至少一个底座；
在第二 SOI晶片中的半导体层中的该^f鼓阀的至少一个膜片；
组合第一和第二晶片以4吏在该底座上的非活动位置中支撑该 膜片。
这种器件可以包括在该第一 SOI晶片的该半导体层中的至少 两个樣i阀底座，以及在第二SOI晶片的半导体层中的至少两个孩吏阀 膜片。
才艮据另一实施例，这种器件还可以包括例如在第三晶片中制成 的覆盖物，该覆盖物与两个组合的晶片形成流体循环室。可由在覆 盖物中制成的膜片对该室进行划界。例如，该覆盖物能够与由根据 本发明的方法获得的微阀进行組合。
可提供一种膜片的触发装置，这些触发装置可能布置在邻近膜 片的腔中。
可以通过组合数个晶片来获得根据本发明的器件的所有功能。接下来，可执行机械动作(切割)以将各部分彼此分开并调整 其尺寸，保证没有污染物进入所形成的封闭或半封闭空间，并且没 有损坏器件的活动元件(例如，阀)。
优选地，对半导体(上部薄膜或下部薄膜)的蚀刻是在批量的 数个晶片上^^丸行的而没有^l行任何中间尺寸^f企查。埋置的氧化层用 作蚀刻阻止层，并且完全由所蚀刻的半导体膜的厚度来固定所形成 的腔和/或膜片的尺寸。从而，通过绝缘体晶片上的半导体的制造商 的规格(特别地，通过这些晶片的厚度均一性)来限定所创造的结 构的尺寸。


图1A至图II示出了才艮据本发明的方法的第一实施例，
图2A至图21示出了才艮据本发明的方法的第二实施例，
图3A至图3F示出了根据本发明的方法的第三实施例，
图4A至图4J示出了才艮据本发明的方法在双SOI;技术中的第四 实施例。
具体实施例方式
将参照图1A至图lE对本发明的第一实施例进4亍讨i仑。
从诸如SOI的晶片2 (图1A )或更主要地从绝缘层6上的半导 体材料的晶片4开始，在衬底8上支撑该组合件(assembly ),可以 使用本发明以制成具有十分恰当控制的尺寸(具体为厚度d)的腔 和/或膜片。例如，在文件FR 2681472中公布的SOI结构。
晶片2可以是SOI (绝缘体上硅)类型或其派生物(双SOI或 EPI SOI),或更普遍地，是绝缘体上半导体，其半导体表面薄膜4 的厚度d适于器件的需要(厚度d和公差)。
通常，例如由石圭或其它半导体材并牛制成的表面层4可具有等于 大约100nm至100(im的厚度d,同时，而层6的厚度为大约几百 nm或更多(例如在100nm至2iam之间)。在制造晶片期间，十分 '除当地控制厚度d (例如，在士l (am内)。
将计划用于为随后的蚀刻步骤形成掩模的材料10 、 10，(例如， 氮化^ 圭或金属或氧化物或树脂等)沉积在晶片2的每一侧上(图 1B)。根据第一图样对材料进行构造，并使用干法或湿法蚀刻工艺 对半导体薄膜4进行蚀刻(图1C )以将该图样12转移至层4，层 6形成蚀刻阻止层。该寺支术净皮用于在层4中蚀刻需要的图样，其具 有由层4的厚度d所确定的所需的厚度。由于4企查是通过对层4的 厚度d的选择来进行的，所以制成之后对该厚度的检查不是必需的。 类似地，由于在达到阻止层时蚀刻停止，所以不需要控制蚀刻速度。
掩模步骤控制晶片2的平面(该平面垂直于图的平面)中的腔 或膜片的两个尺寸。掩模技术的精度为大约十分之一 ^tm或更小。
层4本身的初始厚度控制沿zz，方向垂直于晶片2的蚀刻图样 的精度。
在一个晶片上或甚至在批量晶片中数个晶片上可以重复或同 时乂人而集体地进4于这些纟喿作。在图IF中，在层4中制成获得的图样20并因此得益于沿zz， 方向的该层的精度以及掩模技术的精度。其对于一个或数个腔21 (其因此也形成在相同层中具有在精度方面相同优势)进行划界。
如果需要，可以在晶片的另一面(背面)执行相同的操作(图
IE) 。首先，(图1D)将材料10的层14沉积在正面以在对背面蚀 刻时对其进行保护。
背面的蚀刻步骤导致在衬底8 (或"本体(bulk)")中形成图 样或腔12，，层6能够用作蚀刻阻止层。
4妄下来，除去正面上的氮化层14和背面上的氧化层10，(图
IF) 。
能够在晶片22(具有类似于晶片2的结构)上表面层4中由半 导体材料制成的另一实例部件是膜片24。
图1G的上部分示出了这种膜片24，并且这种膜片也得益于对 层4的厚度的非常好的控制所产生的精度以及蚀刻掩模的精度。通 过在晶片22中4丸行类似于上述为在晶片2的正面上制成腔21和图 样20，以及在该相同晶片2的背面上制成腔12，的才喿作来获得该膜 片24。差别在于使用的掩模的形式，但产生的精度是相同的。
图II中示出了使用本发明的方法制成的微流体器件的实例。
这种部件还包4舌至少一个阀座20或阀，以及在该底座上所支 撑的至少一个膜片24。
使用上面解释的工艺在SOI类型衬底的半导体表面层中制成 这两种元件中的每一个。因此，它们中的每一个的厚度均由表面层的厚度确定，该表面层的精度可能较高(例如，为大约lpm的十分 之几，例如，0.5 ,)。
这种器件能够允许流体樣i体积流通施加图II中描述的推力P， 该推力P可能抬起该膜片24并允许该樣i体积能够从区I通过至区 II。这种孩i体积可以(例如)为大约几个孩M敬升或几纳升。
上述的过程一皮用于制成这种器件，用于制成容纳底座20的部 分以及容纳膜片24的部分。
因此获得的结果(图1F)是器件的第一部分(确定阀的底座 20)。表面层4不必为该底座或该阀的形成而减薄，并且对应于SOI 的厚度选择层厚度。
图1F示出了单一底座20，但如上所述，可以使用根据本发明 的工艺以集体地在一个晶片或数个晶片的表面上制成多个底座。
可以4吏用与在第 一晶片上所^使用的相同工艺或类似工艺来准 备组件中其它晶片。
因此，可能已经对第二晶片22在正面上4妾下来在其背面上进 4亍蚀刻，以限定能够用作阀(图1G)的月莫片24 (以上面已经描述 的方式形成)。通过在第一晶片2的正面的蚀刻期间暴露的图样来 限定该月莫片的底座20。
使用直接或间接转移技术，利用附加中间材料或在没有附加中 间材料的情况下(图1G和1H)组合如此获得的晶片。由于具有在 大约2 pm到5 pm的每个晶片之间的精度的排列(沿xx，轴，基本 平行于SOI晶片的主平面)半导体晶片的组件，所以产生的体积可 以是精确的。可以通过蚀刻工艺或通过才几械工艺(减薄、刨削等)对获得的
产品进行再加工以获得最终的结构。从而在图II中的衬底28减薄。 但是这些减薄步骤不关注器件的元件，对于该器件，精度仍然由SOI 的表面层的厚度的选择来确定。
因此，结果是能够由液体触发的阀。膜片24的触发推力P由 膜片的制作材料的特性、其的厚度和其横向尺寸确定。厚度由初始 表面半导体层的厚度控制，例如在0.5 nm内。
本发明并不限于使用标准SOI (例如薄硅-埋置氧化物-厚硅) 而是能够应用于任何类似产品(例如，双SOI:薄硅-埋置氧化物-薄石圭_埋置氧化物_厚硅)。埋置氧化层能够;故任何其它电介质材料
(例如氮化物)代替。能够使用除硅以外的其它材料，例如SiGe。
SOI晶片可以是标准晶片，换言之，是键合晶片。根据本发明 范围内的一个有益选择，可使用EPI-SOI晶片，换言之，在其中通 过外延附生生长获得的表面层4的晶片，其提供了比标准SOI晶片 甚至更好的厚度控制。
图2A至图21示出了根据本发明的用于制成微流体器件的工艺 的另一实例。
其示出了 SOI的实例，已知能够使用除了硅之外的半导体。
在这种工艺中，在每个晶片中制成限定一个或数个底座20、 20， 的图样，以及限定一个或数个膜片24、 24，的图样。从而，图2I示 出了包括两个组件的器件，该两个组件中的每个均设置有底座20、 20，以及在平# 位置中支撑在该底座上的膜片24、 24，。
将对用于制造这种器件的工艺进行描述。第一个步骤是选才奪第一 SOI晶片2 (图2A)。再一次，表面层 4的厚度根据需要来限定，并且其精度可以是大约1 nm的十分之 几， <列3口 0.5 (om。
4娄下来，在该晶片的正面和背面形成(例如，氮4匕物Si3N4) 两层10、 10，(图2B )。
在晶片2的正面上蚀刻层4以限定图样12、 32，以及因此，图 才羊或邱于垫以及腔首先形成至少一个将来的底座，此外，腔对至少将 来的膜片进行划界(图2C);接下来，组件再次被材料10的层14 (再次执行保护层功能)所覆盖(图2D )。
使用背面蚀刻以在衬底8中形成一个或数个腔12， 、 32，(图2E ); 4妻下来，除去氮化层或氧化层14、 IO，以暴露月莫片(组)24以及底 座20 (图2F )。
接下来，可以执行减薄和/或抛光步骤。
下一个步骤是将两个晶片相对于彼此排列，正面(半导体材料 的表面层4位于其上)；f皮此相对。可以冲黄向地进^f亍在士2 [im内的相 关定位。基于类似于晶片2所使用的那些标准，以及特别地，根据 半导体表面层的厚度的精度来选择第二晶片2，。对其应用类似于第 一晶片2的处理。
使用直接或间接转移技术，利用附加中间材料或在没有附加中 间材料的情况下组合如此获得的晶片(图2H)。由于具有在大约2 iam到5 pm的每个晶片之间的排列精度的半导体晶片的组件，所以 产生的体积可以是^青确的。
接下来，在这种情况下也可以执行减薄和/或抛光步骤。可通过蚀刻工艺或通过4几械处理( 一个和/或连同"本体"衬底二 者的减薄、刨平)对获得的产品进行再加工以获得最终的结构(图
21)。该结构包4舌至少两个阀24、 24，，流体能够在压力下通过其流 通以抬起对应底座20、 20，的月莫片。
由于能够在相同半导体材料4的表面层中以相同精度制成数个 区(见图2C)，所以图2A和随后的多幅图的实例示出了该工艺与 在单一晶片上集体工作的兼容性。
图3A到图3F示出了才艮才居本发明的工艺的另一实施例，其中， 还制成了将与例如图21中示出的相似器件组装在一起的覆盖物80。
在SOI晶片52中，包括半导体材料的表面层54，电介质层56 和衬底58 (或"本体")，图样在其之间对膜片64进行划界的正面和 /或背面上确定一个或凄t个力空62、 62，。
图3A至图3D中示出的层70、 70，类似于图1C中的层10、 10，
是由(例如)氮化物制成的层。这些图示出了用于制成覆盖物的步 骤链。
可以将压电材料65沉积到制成在覆盖物中的腔62中(图3D )。
如此获得的组件可朝向如图21中所示的器件;故置(图3E)，然 后通过(例如)接合与该器件组合(图3F)。因此能够在如此组合 的两个元件之间形成室71， 4吏得流体能够/人第一阀24，的位置流通 至第二阀24的^f立置。
产生的是泵或^f鼓泵类型器件，其中，能够通过例如压电或静电 或》兹或气动装置来触发膜片64。这种装置可^皮容纳在腔62中。例 如，该触发能够用于在室71中建立负压力，从而导致膜片24，的触发，其抬起其的底座20以允许(例如)大约几孩M鼓升或几纳升的 微体积流体通过。
按照相反方向的膜片64的触发提供了一种将室70中流体流通 至第二阀24(当其压力足够高时，其强制打开)的第二位置的装置。
将参照图4A至图4J对本发明的另一实施例进行描述。
在这种情况下，目的是使用"双SOI"类型晶片400或更普遍地 包括了两个半导体材料薄膜404、 440 (其每个均具有适当厚度)绝 缘体上双半导体类型晶片。如图4A所示，双SOI结构包括半导体 材料(例如，单晶硅)的第一层404，其下是绝缘体(例如，二氧 化硅)的第一埋置层406。层404的厚度的精度与图1A中的层4 的精度相同，其也将具有与上面描述的相同的优点，即，通过蚀刻 工艺在该层中制成的每个部件(膜片或腔)的保证的精度，层406 用作阻止层。
埋置层406本身被支撑在半导体材料(例如，单晶硅)的第二 层440 (其本身纟皮支撑在例如二氧化石圭的绝纟彖体的第二埋置层446 上)上。
该组件被支撑在衬底408上，该衬底本身也由例如硅的半导体 材料制成。
例如，层404、 440的厚度通常为大约1 ium到lOO jam，而层 406、 446的厚度为大约1 jam,例如在0.1 和2 (am之间。
计划用于为随后的蚀刻步骤形成掩模的材料10、 10，(例如， 氮化石圭、或金属、或氧化物、或杉于脂等)沉积在晶片400的每个面 上(图4B)。根据第一图样构造材料并通过干法或湿法工艺对半导体薄膜404进行蚀刻(图4C )以将该图样(或衬垫和腔)412、 432 專争移至层404,层406形成蚀刻阻止层。
才妄下来，除去层IO、 10，(图4D)。
根据上面参照图2A至图2F给出的解释，也制成了类似图2F 中所示的晶片。
下一个步骤是将这两个晶片相对于彼此对准(图4E)，正面(半 导体材料的表面层404、 24位于其上的表面)4皮此相对。可以在士2 l^m内#黄向;1也进4亍才目只于定^[立。
通过直接或间4妻转移:技术，利用附加中间材并+或在没有附加中 间材料的情况下组合如此获得的晶片(图4F )。通过具有在大约2 prn 到5 (im的每个晶片之间的对准精度的半导体晶片的组件，产生的 体积可以是4青确的。
在通过例如由氮化物制成的层100来保护第二4t底的背面之 后，可通过除去半导体衬底408来减薄所获得的产品(图4G)。
接下来，可以在层440的厚度范围内对在第一衬底上如此暴露 的背面进^f于蚀刻(例如，通过具有阻止层的湿法蚀刻或干法蚀刻)， 以暴露月空412、 412，(图4H)。
也能够如上述参照图3A至图3F所描述地制成覆盖物40,并 可以将其朝向如图4H的器件;改置(图41 )，然后可以通过(例如) 密封与该器件进行组合(图4J)。在如此组合的两个元件之间形成 室471以4吏流体能够乂人第一阀424的^f立置流通至第二阀24的4立置。 可以将压电材料65沉积到在覆盖物中所制成的腔中。本实施例的优点在于通过除去双SOI村底的半导体层408使器 件简单地减薄。
因此，本发明涉及用于在半导体晶片中集体制造具有高精度 (沿三维小于或等于几孩i米，例如小于或等于2 pm)的腔、和/或 膜片、和/或阀、和/或〗效管和/或^敬泵的工艺。该工艺还能够用于批 量生产，而在制造期间没有控制。批量制造能够同时对数个晶片进 行加工而取代已知的逐个晶片所使用的单独工艺。
通过对蚀刻的薄膜的厚度精度预先检查(通过使用SOI晶片和 具有绝缘体上半导体结构的其它晶片成为可能)对如此制成的体积 进行控制。通过制成具有精确尺寸的掩模来控制其它尺寸。因此， 本发明能够用于精确控制建立的腔和膜片的尺寸，而与制造条件无 关。形成阻止层的埋置氧化物或电介质层消除了蚀刻工艺中的变化 (蚀刻速度和均一性)的影响，蚀刻厚度仅由例如由硅制成的半导 体薄膜的厚度确定。
埋置氧化层的存在避免了在蚀刻工艺期间对任何尺寸4企查的需要。
本发明使集体或批量制造成为可能。
仅通过关于所选择的晶片表面处的半导体材料的表面薄膜的 厚度的公差来实现和限制对腔和膜片的尺寸的超精度控制，并且该 公差可以小于1微米。
所获得的尺寸与选择的蚀刻工艺及其变化无关。
根据本发明的工艺还使非常好的重现性和非常好的制造均一 性成为可能。
权利要求
1. 一种用于制成封闭或半封闭空间的方法，涉及第一绝缘体上半导体类型晶片和第二绝缘体上半导体类型晶片，所述晶片中的每个晶片均包括在电绝缘层(6,404,406)上的至少一个半导体表面层(4,404,440)，所述绝缘层本身被支撑在衬底(8，408)上，所述方法包括在所述第一绝缘体上半导体类型晶片和所述第二绝缘体上半导体类型晶片中，对所述半导体表面层进行蚀刻，所述绝缘层形成阻止层，以制成至少一个腔和/或膜片；对准所述两个晶片；组合所述两个晶片；以及在组合所述两个晶片之后，对所述两个晶片中的至少一个执行减薄步骤。
2. 根据权利要求1所述的方法，所述晶片(2, 400)是SOI晶片。
3. 根据权利要求2所述的方法，所述晶片(2， 400)是通过外延 附生获得的EPI-SOI类型晶片。
4. 根据权利要求1所述的方法，所述晶片(2， 400)中的一个是 双SOI晶片。
5. 根据权利要求1至4中的任一项所述的方法，进一步包括在 蚀刻之前，将掩模置于所述第一晶片和/或所述第二晶片的所 述表面层上或上方。
6. —种用于制造孩i阀的方法，包括在第一绝缘体上半导体晶片(2)的半导体表面层(20, 20，)中通过蚀刻所述半导体表面层形成所述樣t阀的至少一个 底座(20， 20，)，绝^彖层本身^皮支撑在^)"底(8， 408 )上，所 述绝缘层形成所述蚀刻的阻止层；在第二绝缘体上半导体晶片(22)的半导体表面层中通 过蚀刻所述半导体表面层形成所述^f鼓阀的至少一个膜片(24 )， 绝缘层本身被支撑在衬底(8， 408 )上，所述绝缘层形成所述 蚀刻的阻止层；组合所述第一晶片和所述第二晶片以将所述膜片(24) 置于所述底座(20)上。
7. 根据权利要求6所述的方法，还包括在至少所述第一晶片中形成至少一个膜片(24)，和在所 述第一晶片的所述半导体材料的所述表面层(4)中形成至少 一个底座(20)，以及在所述第二晶片的半导体材料的所述表 面层中形成至少一个底座(20，)和至少一个膜片(24，)；组合所述第一晶片和所述第二晶片，形成至少两个^U岡。
8. 4艮据权利要求1至7中任一项所述的方法，进一步包括在第 三晶片(52)中制成覆盖物(80)的步骤，以及将所述覆盖物 与所述第 一晶片和所述第二晶片组合的步骤。
9. 根据权利要求8所述的方法，所述第三晶片(52)是SOI晶 片。
10. 根据权利要求8或9所述的方法，所述覆盖物(80 )包括至少 一个膜片(64)。
11. 根据权利要求10所述的方法，还包括形成所述至少一个膜 片的触发装置，例如，压电或静电或石兹或气动触发装置。
12. 根据权利要求10或11所述的方法，通过在所述第三晶片中制 成的两个腔(62， 62，)对所述至少一个膜片进4亍划界。
13. 根据权利要求1至12中任一项所述的方法，在具有或不具有 附加中间材料的情况下，通过直接或间接接合，组合所述两个 晶片。
14. 根据权利要求1至13中任一项所述的方法，通过分子键合来 组合所述两个晶片。
15. 根据权利要求1至14中任一项所述的方法，进一步包括:对所 述第 一晶片和/或所述第二晶片的所述衬底进行蚀刻的步骤。
16. 根据权利要求1至15中任一项所述的方法，所述第一晶片和/ 或所述第二晶片的所述半导体表面层由硅(Si)或SiGe制成。
17. 根据权利要求1至16中任一项所述的方法，所述第一晶片和/ 或所述第二晶片的所述绝缘层是氧化层或氮化层。
全文摘要
本发明涉及用于在晶片中集体制造具有给定厚度d的腔和/或膜片(24)的方法，该晶片是绝缘体上半导体层，在绝缘层上包括至少一个具有厚度d的半导体表面层，该绝缘层本身被支撑在衬底上，该方法包括对具有厚度d的半导体表面层进行蚀刻，绝缘层形成阻止层，以在表面层中形成腔和/或膜片。
文档编号B81C1/00GK101432223SQ200780015242
公开日2009年5月13日 申请日期2007年4月26日 优先权日2006年4月28日
发明者克里斯蒂安·皮斯埃拉, 斯特凡娜·尼古拉, 若埃尔·科莱 申请人:电子微系统公司