专利名称：测试系统的制作方法
技术领域：
本发明相关于测试系统，尤指一种可同时测试多个待测试 芯片的测试系统。
背景技术：
为了确保集成电^各(integrated circuit ， IC)出货时的品质， 在完成制造过程之后， 一般都会对每一个IC执行测试，制造商 会依据对IC执行测试的结果，来决定此个IC是否合格，并据以 判断是否可将此个I c供应给下游的厂商。
请参阅图1，图l所示为一般单个芯片进行测试的示意图。
如图1所示，测试机(Tester) 10会通过通用仪器总线(General Purpose Instrument Bus ， GPIB)12送出的控制指令(Command)来 控制量测仪器14，再通过量测仪器14对待测试芯片16进行量测， 最后再将待测试芯片16所产生的测试结果T R回传到测试机10 中进行数据分析后，由测试机10判定待测试芯片16是否通过测 试。此种方式在同 一 时间内测试机10仅能量测单个待测试芯片 16，对于目前大量生产的商业模式而言，在实际应用上会收到 一定的限制。
请参阅图2,图2所示为 一般多个芯片进行测试的示意图。 测试机20通过通用4义器总线(GPIB)22送出控制指令(Command) 分别控制量测仪器241 ~ 243,再通过量测仪器241 ~ 243切换继 电器(Relay) 261 ~ 263,选择其分别对应的待测试芯片281 ~ 283 来进行量测，最后再将待测试芯片281 ~ 283的测试结果T^ ~ TR3,回传到测试机20中进行数据分析。但因为测试机20的指令 地址(Address)同 一时间内仅能给一台量测仪器使用，所以需利用继电器261 263进行量测的控制，此种串行式的芯片测试架 构，虽然可以在同 一工作周期内量测多个待测试芯片281 ~ 283， 但亦需花费相当多的时间来进行测试。
采用上述两种方式进行芯片测试时，当需要进行测试的芯 片数量相当多时，将会耗费相当多的时间才能完成测试。因此， 如何在不大幅增加成本的条件下达成一次测试多个芯片的目 的，以提升芯片测试的速率，已成为芯片测试的一个重要课题。
发明内容
因此，本发明的目的之一，在于提供一种可同时测试多个 芯片的测试系统，以解决已知技术所面临的问题。
本发明揭露一种测试系统，用来测试多个待测试元件 (device under test ， DUT )。该测试系统包括有 一 测试主机以及 多个处理器。测试主机用来提供多个控制信号，并依据该多个 待测试元件所产生的多个量测结果，决定该多个待测试元件的 测试结果。多个处理器耦接于该测试主机，用以依据该多个控 制信号，产生多个测试信号，其中该多个待测试元件依据该多 个测试信号，分别产生相应的量测结果；多个量测仪器，其中 每一量测仪器耦接于该多个处理器其中之一以及该多个待测试 元件其中之一，用以依据该多个测试信号其中之一，对相应的
待测试元件进行量测。
本发明所述的测试系统，该测试主机依据该多个量测结果 产生 一 接口控制信号，再依据该接口控制信号决定该多个待测 试元件的测试结果。
本发明所述的测试系统，该接口控制信号包括有多个测试 结束信号分别表示不同的待测试元件完成测试、 一 测试成功信 号以表示对应于一测试结束信号所完成测试的 一待测试元件通过测试、以及 一 测试失败信号以表示对应于 一 测试结束信号所 完成测试的另 一待测试元件未通过测试。
本发明所述的测试系统，该多个处理器分别包括有一传输 接口 ，其中每一该传输接口耦接于该多个量测仪器其中之一， 用以传输该多个测试信号其中之一至相应的量测仪器。
本发明所述的测试系统，所述传输接口分别为 一通用仪器 总线。
本发明所述的领'J试系统，该测试主才几包括有 一 第 一 传输总 线，耦接于该多个处理器，用以分别传送该多个控制信号至相 应的处理器，并用以接收相应的量测结果。
本发明所述的测试系统，该多个处理器分别包括有 一 第二 传输总线，耦接于该第一传输总线，用以分別接收自该第一传 输总线所传输的相应的控制信号，并用以分别传送相应的量测 结果。
本发明所述的测试系统，该多个处理器分别包括有一暂存 器，用以分别储存该多个待测试元件所产生的相应的量测结果。
本发明所述的测试系统，该测试系统另包括有一第一待测 试元件，该测试主一几产生一第一测试信号，该第一^f争测试元件 依据该第一测试信号，产生一第一量测结果，而该测试主机依 据该第 一待测试元件所产生的该第 一 量测结果，决定该第 一待 测试元件的测试结果。
本发明所述的测试系统，该测试主机依据该第 一 量测结果 及该多个量测结果产生该接口控制信号，再依据该接口控制信 号决定该多个待测试元件的测试结果。
本发明所述的测试系统，该测试主机另包括一第一量测仪 器，耦接于测试主机以及该第一待测试元件，用以依据该第一 测试信号，对该第 一待测试元件进行量测。本发明所述的测试系统，该测试主才几包括 一 第 一 传输接口 ， 耦接于该第一量测仪器，用以传输该第一测试信号至该第一量 测仪器。
本发明所述的测试系统，该第一传输接口为一通用仪器总线。
本发明所述的测试系统，该测试主机包括一判别模块，用 以依据该接口控制信号决定该多个待测试元件的测试结果。 本发明所述的测试系统，该测试主才几为 一逻辑测试才几。 本发明所述的泪'j试系统，该多个待测试元件分别为 一 集成电路。
本发明所述的测试系统，可同时测试多个IC,进而大幅才是 升IC测试的效率。
图1所示为 一般单个芯片进行测试的示意图。
图2所示为一般多个芯片进行测试的示意图。 图3所示为本发明所提出测试系统的示意图。 图4所示为本发明所提出的测试系统的接口控制信号的波形图。
具体实施例方式
请参阅图3,图3所示为本发明所提出测试系统的示意图。 如图3所示，本实施例的一种测试系统30，用来测试多个待测试 元件321 323。该测试系统30包括有一测试主机34以及多个处 理器362 363。测试主机34用来提供多个控制信号，并依据该 多个待测试元件321 323所产生的多个量测结果T^ TR3，决 定该多个待测试元件321 323的测试结果。多个处理器362 363耦接于该测试主机34,用以依据该多个控制信号，产生多个 测试信号S t 2 S t 3 。其中该多个待测试元件3 2 2 3 2 3依据该多
个測試信号St2 St3,分别产生该多个量测结果1'R2 TR3。于一
具体实施例中，该测试主机34为一逻辑测试机，而所述待测试 元件321 323分别为一集成电路(integrated circuit, IC)。其中， 测试主机34依据该多个量测结果TR, TR3产生 一 接口控制信号 (interface control signal )，再依据该4妾口控制信号决定该多个 待测试元件3 21 3 2 3的测试结果。
测试系统30另包括有多个量测仪器382 383，分别耦接于 多个处理器362 363以及该多个待测试元件322 323，用以依 据该多个測試信号St2 St3,对该多个待测试元件322 323进 行量测。多个处理器362 363中每一个处理器分别包括有一传 输接口 462 463,耦接于该多个量测仪器382 383,用以分别 传输该多个测试信号ST2 ST3至相对应的该多个量测仪器 382 383 。于一实施例中，所述传输接口 462 463分别为 一通 用仪器总线(General Purpose Instrument Bus, GPIB)。
此外，测试主机34另包括一判别模块(图未示)，耦接于多 个处理器362 363,用以依据该多个量測結果Tr2 Tr3,决定 该多个待测试元件322 323的测试结果。
于 一 实施例中，该测试主机34包括有 一 第 一 传输总线 (BUS)561,耦接于该多个处理器362 363,用以分别传送该多 个控制信号至该多个处理器362 363，并用以接收该多个量测 結果Tr2 Tr3。所述处理器362 363则分别包括有一第二传输 总线(BUS) 562 563，耦接于该第 一传输总线561,用以分别接 收自该第一传输总线561所传输的该多个控制信号，并用以分别 传送该多个量测结果1、2 1^3。该多个处理器362 363分别包 括一暂存器(图未示)，用以分别储存该多个待测试元件322 323所产生的该多个量测结果tr2 tr3，于进行测试时，处理器
362 363会先分别将多个量测结果T^ TR3先存放在暂存器 (图未示)中，最后再将所述量测结果TR2 TR3传送至测试主机43 决定所述待测试元件322 323的测试结果。
测试系统30另包括有 一 第 一待测试元件321,该测试主机34 产生一第 一测试信号Sn,该第 一待测试元件321依据该第 一测 试信号S^，产生一第一量测结果TR,。此外，测试主机34另包 括一第 一量测仪器381，耦接于测试主机34以及第 一待测试元件 321,用以依据该第 一測試信号St,,对该第一待测试元件321 进行量测。而测试主机3 4内所包括的判别模块(图未示)则会进 一步依据第 一 待测试元件3 21所产生的第 一 量测结果T R,,决定 该第一待测试元件321的测试结果。其中，测试主机34会利用第 一量测结果Tr,以及其他的量测结果Tr2 1、3产生该接口控制 信号(interface control signal),再通过判别模块(图未示)依据 该接口控制信号决定该多个待测试元件321 323的测试结果。
测试主机3 4另包括 一 第 一 传输接口 4 61,耦接于该第 一 量测 仪器381,用以传输该第一测试信号Sn至该第 一量测仪器381。 于一 实施例中，第 一传输接口 461为 一通用仪器总线(General Purpose Instrument Bus, GPIB)。
请参阅图3以及图4，图4所示为本发明所提出的测试系统的 接口控制信号的波形图。当上述测试皆完成时，测试主机34会 依据最后储存于每个处理器的量测结果来产生接口控制信号 (如图4所示)再通过判别模块(图未示)依据该接口控制信号决 定该多个待测试元件的测试结果3 2 2 3 2 3 。上述接口控制信号 包括有多个测试结束信号(end of test signal, EOT signal) E0T1 E0T3、 一测试成功信号(pass signal) PASS以及一测 试失败信号(fail signal)FAIL。各个信号代表的意义说明如下测试结束信号EOT 1 、 EOT2以及EOT3分别表示不同的待测试元 件321、 322以及323完成测试，测试成功信号PASS则表示待试 测元件通过测试，而测试失败信号FAIL表示1寺测试元件未通过 测试。如图4所示，以控制信号SC启动第一次测试为例，测试 结束信号EOTl以及EOT3所对应待测试元件321 、 323的结果为 通过，而测试结束信号EOT2所对应待测试元件322的结果为未 通过。
由于传统的测试方式一次仅能测试单个IC.,或者是釆用串 列测试，进行IC测试会耗费相当长的时间。相较于已知技术的 测试架构，本发明各实施例的测试系统采用平行测试的概念， 除了测试主机可以测试第 一 待测试元件外，另可外接多台处理 器额外测试多个^f寺测试元件，如此可以同时测试多个IC,进而 大幅提升IC测试的效率。
以上所述仅为本发明较佳实施例，然其并非用以限定本发 明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神 和范围内，可在此基础上做进一步的改进和变化，因此本发明 的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下
10、 20:测试扭i
12、 22:通用仪器总线
14、 241、 242、 243、 381、 382、 383:量测仪器
18、 281、 282、 283:待测试芯片
261、 262、 263:继电器
30:测试系统
321:第一待测试元件
322、 323:《寺观K式元^f牛
34: 测试主机362、 363:处理器
461:第一传输接口
462、 463:传输接口
561:第一传输总线
562、 563:传^T总线
ST1、 ST2、 ST3:测试信号
TR、 TR1、 TR2、 TR3:量测结果
EOT1 ~ EOT3:测试结束信号
PASS:测试成功信号
FAIL:测试失败信号
SC:控制信号。
权利要求
1. 一种测试系统，其特征在于，用来测试多个待测试元件，该测试系统包括有一测试主机，用来提供多个控制信号，并依据该多个待测试元件所产生的多个量测结果，决定该多个待测试元件的测试结果；以及多个处理器，耦接于该测试主机，用以依据该多个控制信号，产生多个测试信号，其中该多个待测试元件依据该多个测试信号，分别产生相应的量测结果；多个量测仪器，每一量测仪器耦接于该多个处理器其中之一以及该多个待测试元件其中之一，用以依据该多个测试信号其中之一，对相应的待测试元件进行量测。
2. 根据权利要求l所述的测试系统，其特征在于，该测试 主机依据该多个量测结果产生一接口控制信号，再依据该接口 控制信号决定该多个待测试元件的测试结果。
3. 根据^又利要求2所述的测试系统，其特征在于，该接口 控制信号包括有多个测试结束信号分别表示不同的待测试元件 完成测试、 一测试成功信号以表示对应于一测试结束信号所完 成测试的一 4寺测试元件通过测试、以及 一 测试失败信号以表示 对应于 一 测试结束信号所完成测试的另 一 待测试元件未通过测 试。
4. 根据权利要求l所述的测试系统，其特征在于，该多个 处理器分别包括有一传输接口 ，其中每一该传输接口耦接于该 多个量测仪器其中之一，用以传输该多个测试信号其中之一至 相应的量测仪器。
5. 根据权利要求4所述的测试系统，其特征在于，所述传 输接口分别为 一通用仪器总线。
6. 根据权利要求l所述的测试系统，其特征在于，该测试主机包括有一第一传输总线，耦接于该多个处理器，用以分别 传送该多个控制信号至相应的处理器，并用以接收相应的量测 结果。
7. 根据权利要求6所述的测试系统，其特征在于，该多个 处理器分别包括有一第二传输总线，耦接于该第一传输总线， 用以分另1 j接收自该第 一 传输总线所传输的相应的控制信号，并 用以分别传送相应的量测结果。
8. 根据权利要求l所述的测试系统，其特征在于，该多个 处理器分别包括有一暂存器，用以分别储存该多个待测试元件 所产生的相应的量测结果。
9. 根据权利要求l所述的测试系统，其特征在于，该测试系统另包括有一第一待测试元件，该测试主机产生一第一测试 信号，该第一待测试元件依据该第一测试信号，产生一第一量 测结果，而该测试主机依据该第 一待测试元件所产生的该第一 量测结果，决定该第一待测试元件的测试结果。
10. 根据4又利要求9所述的测试系统，其特征在于，该测试 主机依据该第 一 量测结果及该多个量测结果产生该接口控制信 号，再依据该接口控制信号决定该多个待测试元件的测试结果。
11. 根据权利要求10所述的测试系统，其特征在于，该测 试主机另包括一第一量测仪器，耦接于测试主机以及该第一待 测试元件，用以依据该第一测试信号，对该第一待测试元件进 行量测。
12. 根据权利要求ll所述的测试系统，其特征在于，该测 试主机包括一第一传输接口 ，耦接于该第一量测仪器，用以传 输该第 一 测试信号至该第 一 量测仪器。
13. 根据权利要求12所述的测试系统，其特征在于，该第 一传输接口为一通用仪器总线。
14. 根据斥又利要求10所述的测试系统，其特征在于，该测 试主机包括一判别模块，用以依据该接口控制信号决定该多个 待测试元件的测试结果。
15. 根据权利要求9所述的测试系统，其特征在于，该测试主才几为 一逻辑测试才几。
16. 根据权利要求9所述的测试系统，其特征在于，该多个 待测试元件分别为 一集成电路。
全文摘要
本发明揭露一种测试系统，用来测试多个待测试元件。该测试系统包括有一测试主机以及多个处理器。测试主机用来提供多个控制信号，并依据该多个待测试元件所产生的多个量测结果，决定该多个待测试元件的测试结果。多个处理器耦接于该测试主机，用以依据该多个控制信号，产生多个测试信号，其中该多个待测试元件依据该多个测试信号，分别产生该多个量测结果。本发明所述的测试系统，可同时测试多个IC，进而大幅提升IC测试的效率。
文档编号G01R31/28GK101435853SQ20071018712
公开日2009年5月20日 申请日期2007年11月16日 优先权日2007年11月16日
发明者滕贞勇, 许益彰, 黄杰威 申请人:普诚科技股份有限公司