一种比相装置的制作方法

本发明涉及信号处理技术领域，具体涉及一种比相装置。

背景技术：

比相仪主要是对各种高精度频率源（原子频标、高稳晶振等）的长期特性进行评估测量。传统的比相仪是由一个比相电路和一个机械记录仪组成，存在着精度不高，操作、数据记录不方便、体积庞大等问题。

技术实现要素：

本发明要解决的技术问题是：提出一种比相装置。

本发明为解决上述技术问题提出的技术方案是：一种比相装置，其特征在于：包括待测信号源、参考源单元、分频单元、高分辩率计数单元、频率切换单元、中央处理器和相位比较单元；

所述待测信号源适于输出被测时域信号；

所述参考源单元包括短稳时钟源和长稳时钟源，适于分别输出短稳参考信号和长稳参考信号；

所述频率切换单元适于将被测时域信号在以长稳参考信号为时基参考下转化为标准的1KHz频率信号，并分别送至相位比较单元和高分辨率计数单元；

所述高分辩率计数单元适于在短稳参考信号参考下，对频率切换单元输出的信号频率进行计数测量，并将测量结果送至中央处理器存储、处理，获得信号源的信号频率短期稳定度指标，所述中央处理器按照频率切换单元输出的1KHz频率范围，对高分辩率计数单元进行测量带宽控制；

所述分频单元适于在中央处理器的控制下对长稳参考信号进行分频处理，获得0.9KHz的频率信号送至相位比较单元；

所述相位比较单元适于对频率切换单元以及分频单元送来的时钟信号进行相位比较，获得相位差数据送至中央处理器存储、处理，获得信号源的信号频率长期稳定度指标；

所述中央处理器还适于对所述长期稳定度指标、所述短期稳定度指标数据进行处理获得对应值。

进一步的，所述分频单元包括第一隔离放大器和第一DDS模块，所述长稳参考信号经第一隔离放大器后被送至所述第一DDS模块的外时钟输入端以作为其工作外部参考时钟，所述第一DDS模块的外部通讯端口连接至所述中央处理器以接受来自中央处理器的控制字命令及双向的数据传输。

进一步的，所述频率切换单元包括初级处理子单元和二级处理子单元，所述初级处理子单元包括第一走时计数模块、第二DDS模块和PLL锁相环模块，所述第一走时计数模块适于在长稳参考信号作用下对所述被测时域信号进行初级的频率测量，并将测得值fo发送至中央处理器，中央处理器根据频率测量值fo发频率命令控制字至所述第二DDS模块，所述第二DDS模块在长稳参考信号参考下对所述被测时域信号按照频率命令控制字改写内部频率寄存器，使其输出为一整数频率值f1，所述整数频率信号f1再送至PLL锁相环后，在中央处理器倍频比例控制下，所述PLL锁相环分别输出1KHz频率被测信号至二级处理子单元和高分辨率计数单元；

所述二级处理子单元包括第二隔离放大器、第三DDS模块、第四DDS模块、第二走时计数模块、锁存器和低通滤波模块，所述1KHz频率被测信号在经所述第二隔离放大器后分路送至所述第三DDS模块和第四DDS模块，所述第三DDS模块以所述1KHz频率被测信号为参考时钟并输出1/100分频率信号后，送至第二走时计数模块进行粗频率测量，所述中央处理器通过读取锁存器对第二走时计数模块取样的数值并乘以100后得到被测信号的粗频率值F；

所述第四DDS模块以所述1KHz频率被测信号为参考时钟，所述第四DDS模块的外部通讯端口连接至中央处理器，所述中央处理器通过公式计算得到与所述第四DDS模块通讯用的分频数值，f取100HZ，并通过串行通讯时序将所得的所述分频数值写入第四DDS模块的缓存区，经第四DDS模块后得到100Hz的频率信号，将所得的频率信号再送至低通滤波模块后得到最终的100Hz频率信号输出。

进一步的，所述相位比较单元包括相位差采集模块、积分电路和A/D转换模块，所述相位差采集模块将采得相位差数值发送至中央处理器，所述中央处理器将接收到的相位差数值通过积分电路进行累加并经A/D转换模块转换后再反馈回所述中央处理器。

进一步的，所述长稳时钟源为输出5MHz或10MHz参考信号的时钟频率源。

进一步的，所述中央处理器为Philips公司的LPC930系列单片机。

本发明的有益效果是：

本发明中的比相装置在满足比相测量精度的基础上，拓宽了被测信号的频率测量范围，在传统的比相电路基础上，采用单片机（片内集成A/D模块）以及DDS技术构建数字化比相测量装置。数字化DDS频率信合成处理技术使得输出信号与输入信号具有良好的信噪比。在提高比相测量精度的基础上，使整个测量装置得以小型数字化，在性能及价格上满足实际测量的需求。

附图说明

下面结合附图对本发明中比相装置作进一步说明。

图1是本发明中比相装置的整体结构框图；

图2是分频单元的结构及工作原理框图；

图3是频率切换单元中初级处理子单元的结构及工作原理框图；

图4是频率切换单元中二级处理子单元的结构及工作原理框图；

图5是相位比较单元的结构及工作原理框图；

图6是相位差采集及积分A／D处理示意图；

图7是处理过程原理图；

图8是相位累积原理图。

具体实施方式

根据图1所示，本发明中的比相装置，包括待测信号源、参考源单元、分频单元、高分辩率计数单元、频率切换单元、中央处理器和相位比较单元。可以作为优选的是：中央处理器为Philips公司的LPC930系列单片机。

所述待测信号源适于输出被测时域信号。

所述参考源单元包括短稳时钟源和长稳时钟源，适于分别输出短稳参考信号和长稳参考信号。

所述频率切换单元适于将被测时域信号在以参考源单元为时基参考下转化为标准的1KHz频率信号，并分别送至相位比较单元和高分辨率计数单元。

所述高分辩率计数单元适于在短稳参考信号参考下，对频率切换单元输出的信号频率进行计数测量，并将测量结果送至中央处理器存储、处理，获得信号源的信号频率短期稳定度指标，所述中央处理器按照频率切换单元输出的1KHz频率范围，对高分辩率计数单元进行测量带宽控制。

所述分频单元适于在中央处理器的控制下对长稳参考信号进行分频处理，获得0.9KHz的频率信号送至相位比较单元。

所述相位比较单元适于对频率切换单元以及分频单元送来的时钟信号进行相位比较，获得相位差数据送至中央处理器存储、处理，获得信号源的信号频率长期稳定度指标。

所述中央处理器还适于对所述长期稳定度指标、所述短期稳定度指标数据进行处理获得对应值

如图2所示，所述分频单元包括第一隔离放大器和第一DDS模块，所述长稳参考信号经第一隔离放大器后被送至所述第一DDS模块的外时钟输入端以作为其工作外部参考时钟，所述第一DDS模块的外部通讯端口连接至所述中央处理器以接受来自中央处理器的控制字命令及双向的数据传输。

实际选用的DDS芯片内部有2个48位频率控制寄存器（FO、F1），对于本装置参考频率信号fo为10MHz，当不使用DDS内部PLL倍频功能时，48位的频率控制寄存器FO全填充1时，DDS会有10MHz频率信号输出，因此为得到标准的采样时间周期信号T（如1秒、10秒），需要对DDS中频率控制寄存器FO设置相应的分频数值，具体计算的方法是：

（1）

其中，D为所需要计算的具体分频数值，fo为参考信号频率，本装置中fo为10MHz，f为所需要分频的采样时间信号频率，对于f为100Hz（1秒）及0.1Hz（10秒）的情况，分频数值D应为248×10-7或248×10-8。具体的采样时间T是用户根据实际采样过程中的需要而通过PC端软件设置的，而分频数值是中央处理器通过RS232串行接口与PC端通讯得到用户设置的采样时间T后，运用公式（1）计算得到，专利中我们取f为100Hz。中央处理器根据DDS相应的串行通讯时序，将分频数值D写入DDS相应缓存器后，得到最终的DDS端采样时间信号T输出。

如图3和图 4所示，所述频率切换单元包括初级处理子单元和二级处理子单元，所述初级处理子单元包括第一走时计数模块、第二DDS模块（DDS2）和PLL锁相环模块，所述第一走时计数模块适于在参考1时钟（5MHz或10MHz的长稳参考信号，下同）作用下对所述被测时域信号进行初级的频率测量，并将测得值fo发送至中央处理器，中央处理器根据频率测量值fo发频率命令控制字至所述第二DDS模块，所述第二DDS模块在参考1下对所述被测时域信号按照频率命令控制字改写内部频率寄存器，使其输出为一整数频率值f1。因为信号源是被测频率源，其频率事先是不知道的，这里信号源信号频率值不一定为整数，例如为11.0592MHz，那么走时计数器测量获得的fo=11.0592MHz也将不为一个整数频率值。但经过DDS的处理后将获得一个整数的频率值f1=11MHz。

所述整数频率信号f1再送至PLL锁相环后，在中央处理器倍频比例控制下，所述PLL锁相环分别输出1KHz频率被测信号至二级处理子单元和高分辨率计数单元。

所述二级处理子单元包括第二隔离放大器、第三DDS模块（DDS3）、第四DDS模块（DDS4）、第二走时计数模块、锁存器和低通滤波模块，所述1KHz频率被测信号在经所述第二隔离放大器后分路送至所述第三DDS模块和第四DDS模块，所述第三DDS模块以所述1KHz频率被测信号为参考时钟并输出1/100分频率信号后，送至第二走时计数模块进行粗频率测量，所述中央处理器通过读取锁存器对第二走时计数模块取样的数值并乘以100后得到被测信号的粗频率值F；

所述第四DDS模块以所述1KHz频率被测信号为参考时钟，所述第四DDS模块的外部通讯端口连接至中央处理器，所述中央处理器通过公式计算得到与所述第四DDS模块通讯用的分频数值，f取100HZ，并通过串行通讯时序将所得的所述分频数值写入第四DDS模块的缓存区，经第四DDS模块后得到100Hz的频率信号，将所得的频率信号再送至低通滤波模块后得到最终的100Hz频率信号输出。

DDS3的外部通讯端口连接至中央处理器，中央处理器根据式（1）得到的248×10-2分频数值通过串行通讯时序写入DDS3缓存区，经DDS3得到的1/100分频率信号后，送至走时计数器1进行粗频率测量，中央处理器读取锁存器1对走时计数器1取样的数值后，记录下此时的频率数值，乘以100后便可得到被测信号的粗频率值F。

另一路经过隔离放大器2的被测信号被送至DDS4的外部时钟输入端，作为DDS4工作时的参考时钟。同时DDS4的外部通讯端口连接至中央处理器，中央处理器根据式（1）计算得到与DDS4通讯用的分频数值，其中F为通过走时计数器计数、中央处理器运算得到的被测信号的粗频率值，f取100Hz，并通过串行通讯时序将所得的具体分频数值写入DDS4缓存区，经DDS4后得到100Hz的频率信号，将所得的频率信号再送至低通滤波模块后得到最终的100Hz频率信号输出。

获得的整数频率信号f1再送至PLL锁相环后，在中央处理器倍频比例控制下，将会获得专利中要求的1KHz频率信号输出至二级处理模块。

如图5-图8所示，所述相位比较单元包括相位差采集模块、积分电路和A/D转换模块，所述相位差采集模块将采得相位差数值发送至中央处理器，所述中央处理器将接收到的相位差数值通过积分电路进行累加并经A/D转换模块转换后再反馈回所述中央处理器。

在相位差采集环节中，来源于频率切换模块的被测信号fx及来源于分频模块的参考时钟信号fo分别送至单片机的引脚P1.3和P1.4端，P1.6引脚输出直接作为比相后积分电路电平输入端。同时为使单片机能够正常稳定的工作，将一路外部时钟CLK信号送至单片机时钟输入端。在设计时采用了软件判断来完成相位差的采集，并通过引脚P1.6输出方波占空比来反映具体的相位差值，具体实现过程如下：

程序中对单片机内部的一个16位定时器设置了最小的定时时间，即将16位定时器的高8位和低8位均设置成0xFF，待下一个CPU执行周期到来时，就会申请定时器溢出中断，在相应的中断服务程序中判断被测信号fx及参考时钟信号fo上升沿到来情况。对于参考时钟信号fo，当上升沿到来时，设置相位差输出引脚P1.6为高电平，这时后续积分电路就会对积分电压进行累加；对于被测信号fx，当上升沿到来时，P1.6就会被置为低电平，这时积分电路的积分电压就会保持无变化。在16位定时器最小的定时周期内，即在一个完整的定时器溢出中断服务程序中，当fx、fo上升沿同时到来时，代表一个完整比相周期的结束，此时将积分器积分电压置0。

经积分电路得到的比相积分电压送至单片机内部的A/D采样引脚P0.0，单片机通过A/D采样积分电路具体的积分电压值。单片机片内为10位精度的A/D转换模块，能够代表的数值范围为0-1023，即数值0和1023分别代表着00和3600相位差，那么设计的比相仪最小分辨率大概为3600/1024=0.40左右，即在实际比相时会存在着±0.40左右的测量误差。在实际测量时，通常将参考时钟信号fo与被测信号fx的频率按照式（2）设置成相差某一较小的差频△f进行相位差的采集与积分电压处理，单片机通过内部集成A/D采样积分电路的积分电压，并将采集得到的结果通过内部集成的增强型UART接口TX、RX以RS232串行通讯方式传送至PC机，其它的整个比相结果处理由PC端来完成。以实际的单片机10位精度的A/D采样模块，采集时间为10s为例，PC端在实际处理整个比相结果过程中，计算小时稳定度如下：

PC端通过接收单片机发送而来的积分电压数据，取其中的第1个、第360个、第720个…A/D采样电压数值（假定A/D采集范围为0～V），将其转化为相位值、、…，具体的转化公式为：

　　（3）

式（3）整理后得：

　　　　　　　　 　　（4）

其中N为第i个3600秒内所经历的3600完整的周期个数，V1、V2分别为第i-1和i-2个3600秒时刻所对应的A/D采样电压，即为所求的第i个3600秒所经历的总相位值，则第i个3600秒差频数据△fi计算为：

（5）

有了相应的△fi值，则可以将其代入公式（6）阿仑方差或公式（7）哈达码方差计算公式中计算相应的频率稳定度。

　　　 　 （6）

式中为采样时间与采样周期，表明阿仑方差是无间隙采样，fk为采样时间内相应的频率值，N为测量次数。

本发明的不局限于上述实施例，本发明的上述各个实施例的技术方案彼此可以交叉组合形成新的技术方案，另外凡采用等同替换形成的技术方案，均落在本发明要求的保护范围内。