的被该栅极覆盖区域为形成所述第一 LDMOS器件的沟道的区域；所述第一 LDMOS器件的所述源区和所述栅极的第一侧自对准，令所述第一 N+区和所述第一 LDMOS器件的所述栅极的第一侧相邻接的边为第一边，所述第一边的长度为所述第一 LDMOS器件的所述源区的有效宽度；在所述第一边的区域之外，所述源区通过所述第一 P+区和所述第一 LDMOS器件的所述栅极的第一侧相邻接，所述第一 P+区用于引出所述第一 P型阱；所述第一 LDMOS器件的漏区形成于第二 N型注入区中，所述漏区和所述第一 LDMOS器件的所述栅极相隔一段距离，所述第一LDMOS器件的所述漏区由第三N+区组成；位于所述第一 P型阱和所述第一 LDMOS器件的漏区间的所述第二 N型注入区组成所述第一 LDMOS器件的漏区漂移区，所述第一 LDMOS器件的漏区漂移区的部分区域中设置有耐压缓冲层，所述第一 LDMOS器件的漏区漂移区的未设置所述耐压缓冲层的部分区域组成所述第一 LDMOS器件的有效漏区漂移区，所述第一LDMOS器件的有效漏区漂移区和所述第一 P型阱横向接触且令该横向接触的横向边为第二边，所述第二边的长度为所述第一 LDMOS器件的有效漏区漂移区的宽度，所述第二边和所述第一边对齐；由所述第一 LDMOS器件的所述第一N+区、所述沟道、所述有效漏区漂移区和所述漏区组成所述第一 LDMOS器件导通时的电流通道，所述第一边的长度越小，所述第一LDMOS器件的导通电流越小；所述耐压缓冲层中设置有P型区使所述第一 LDMOS器件的所述沟道到所述漏区之间的电流通道阻断。
[0021]在所述第二 P型阱中形成有所述第二 LDMOS器件的由第二 N+区和第二 P+区组成的源区；所述第二 P型阱上覆盖有所述第二 LDMOS器件的栅极，所述第二 P型阱的被该栅极覆盖区域为形成所述第二 LDMOS器件的沟道的区域；所述第二 LDMOS器件的所述源区的所述第二 N+区和所述栅极的第一侧自对准、且所述第二 N+区和所述第二 LDMOS器件的所述栅极的第一侧相邻接，所述第二 P+区和所述第二 LDMOS器件的所述栅极的第一侧相隔一段距离，所述第二 P+区用于引出所述第二 P型阱；所述第二 LDMOS器件的漏区形成于所述第二N型注入区中，位于所述第二 P型阱和所述第二 LDMOS器件的漏区间的所述第二 N型注入区组成所述第二 LDMOS器件的漏区漂移区。
[0022]在俯视平面上，所述电流采样电路的版图结构为:
[0023]所述第一 LDMOS器件位于中间位置，所述第一 LDMOS器件的源区被一首尾相连的呈闭合图形结构的栅极围绕在中间，所述第一 LDMOS器件的漏区漂移区呈由两根条形结构环绕而成的结构、且所述第一 LDMOS器件的栅极和源区都处于所述第一 LDMOS器件的漏区漂移区的环绕区域中，在所述第一 LDMOS器件的漏区漂移区的两侧为所述第一 LDMOS器件的两根呈条形结构的漏区。
[0024]所述第二 LDMOS器件由多根条形单元并联连接形成，各所述条形单元的源区、漏区漂移区、漏区都为相同的条形结构，最内侧的两个所述条形单元的漏区分别和所述第一LDMOS器件的两个条形漏区共用；从所述第一 LDMOS器件的两个条形漏区开始往外，各所述条形单元按照:漏区、漏区漂移区、源区、漏区漂移区、漏区的排列方式依次往外排列；各所述条形单元的漏区漂移区以及所述第一 LDMOS器件的漏区漂移区连接在一起呈一首尾相连的封闭式结构，并将所述第二 LDMOS器件的漏区封闭于所述封闭式结构的里侧、而所述第二 LDMOS器件的源区则位于所述封闭式结构的外侧。
[0025]进一步的改进是，所述第一 LDMOS器件的栅极的闭合图形结构为跑道型形状、或环状，且所述第一 LDMOS器件的栅极的闭合图形结构的长轴方向沿着所述第一 LDMOS器件的漏区漂移区的长边方向。
[0026]进一步的改进是，各所述条形单元的漏区漂移区以及所述第一 LDMOS器件的漏区漂移区形成的所述封闭式结构的连接处呈弧形结构；各所述条形单元的栅极也按照各所述漏区漂移区的连接方式连接在一起，各所述条形单元的栅极的连接处也呈弧形结构。
[0027]进一步的改进是，所述第一 N型注入区为所述第二 N型注入区的一部分、且所述第一 N型注入区是由延伸到所述第一 LDMOS器件和所述第二 LDMOS器件的源区一侧并将所述第一 P型阱和所述第二 P型阱完全包围起来的所述第二 N型注入区组成。
[0028]进一步的改进是，所述第一 LDMOS器件的栅极和所述第二 LDMOS器件的栅极都是由多晶硅组成，组成所述第一 LDMOS器件的栅极和所述第二 LDMOS器件的栅极的多晶硅之间是独立的，所述第一 LDMOS器件的栅极和所述第二 LDMOS器件的栅极之间通过金属连线连接在一起。
[0029]进一步的改进是，在所述第一 LDMOS器件的所述栅极和所述漏区之间的所述漏区漂移区上方以及在所述第二 LDMOS器件的所述栅极和所述漏区之间的所述漏区漂移区上方都形成有场氧化隔离层；所述第一 LDMOS器件的所述栅极的第二侧以及所述第二 LDMOS器件的所述栅极的第二侧都延伸到所述场氧化隔离层上方，所述栅极的延伸部分形成第一栅极场板；所述第一 LDMOS器件的所述漏区以及所述第二 LDMOS器件的所述漏区都和所述场氧化隔离层自对准，在靠近所述漏区的一侧的所述场氧化隔离层上形成有第二多晶硅场板。
[0030]进一步的改进是，所述第二边的长度大于等于所述第一边的长度；所述第一边的长度越小，所述电流采样电路的采样比越大；所述第二边的长度和所述第一边的长度越接近，所述电流采样电路的采样比的偏差越小。
[0031]进一步的改进是，所述耐压缓冲层全部由未形成所述第二 N型注入区的所述P型硅衬底组成；或者，所述耐压缓冲层的部分区域由未形成所述第二 N型注入区的所述P型硅衬底组成、部分区域由所述第二 N型注入区组成，所述耐压缓冲层中的所述第二 N型注入区在所述P型硅衬底中呈一定间隔的分布。
[0032]进一步的改进是，所述第一 LDMOS器件的栅极的闭合图形结构的长轴的长度为200微米?5000微米，所述第一边的长度为I微米?5000微米，所述耐压缓冲层的宽度为20微米?200微米。
[0033]本发明具有如下有益效果:
[0034]1、本发明的采样管即电流采样用的第一 LDMOS器件设置在被采样管即电流对比用的第二 LDMOS器件的中间区域，能够组成一集成型的电流采样电路，能提高采样管和被采样管匹配度和稳定性，能减少采样管占用面积并提高集成度。
[0035]2、本发明通过对采样管的源区的N+区的设置能缩小采样管的源区的有效宽度，从而能大大提高电路的采样比。
[0036]3、本发明通过在采样管的漂移区中设置耐压缓冲层，能够形成和源区的有效部分对齐的有效漏区漂移区、同时不缩小整个漏区漂移区的环绕范围，较大的漏区漂移区的环绕范围能够提高采样管的耐压能力，和源区的有效部分对齐的有效漏区漂移区能够使得采样管的源漏之间的寄生电阻和被采样管的源漏之间的寄生电阻成比例，从而使得电路的采样比保持稳定，所以本发明能够同时实现提高采样管的耐压能力和电路的采样比，还能使电路的采样比具有较好的稳定性。
【附图说明】
[0037]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0038]图1是用LDMOS器件实现的电流采样电路的示意图；
[0039]图2是现有第一种用LDMOS器件实现的电流采样电路的版图结构示意图；
[0040]图3是现有第二种用LDMOS器件实现的电流采样电路的版图结构示意图；
[0041]图4是图3中的采样管的耐压曲线；
[0042]图5A是图3中的采样管的版图结构放大图；
[0043]图5B是图3中的采样管的采样时的等效电阻示意图；
[0044]图5C是图3中的采样管的采样比曲线；
[0045]图6是本发明实施例用LDMOS器件实现的电流采样电路的版图结构示意图；
[0046]图7是沿图6中的AA线的器件的剖面结构图；
[0047]图8是沿图6中的BB线的器件的剖面结构图；
[0048]图9是沿图6中的CC线的器件的剖面结构图；
[0049]图1OA是图6中的采样管的版图结构放大图；
[0050]图1OB是图6中