电路的制作方法

本公开涉及电路，并且更具体地讲，涉及具有带耦合栅极的晶体管的电路。

背景技术：

对作为时间(dV/dt)的函数的漏极到源极电压的控制对于电磁兼容性(EMC)符合性、半桥或全桥拓扑中的驱动器完整性、以及可能产生器件故障或额外功率损耗的激振效应可能是重要的。对dV/dt的控制可能是具有挑战性的，因为耗尽型高电子迁移率晶体管(HEMT)的接通和关断是借助高端晶体管和低端晶体管之间的浮动中间节点来进行的，并且因为耗尽型HEMT中的小寄生电容产生显著的dV/dt，诸如大于50V/ns。能量损耗对于在高频率、高电压(例如，功率应用)或两者下操作的共源共栅电路可能是重要的。在开关操作(ESW)期间允许良好的dV/dt特性和相对低的能量损耗的共源共栅电路的进一步改进是期望的。

技术实现要素：

本实用新型要解决的问题是针对包括一对串联连接晶体管的电路来改进对作为时间的函数的漏极到源极电压的控制。

根据本实用新型的一方面，提供了电路。电路包括：第一晶体管，该第一晶体管包括源极和栅极；第二晶体管，该第二晶体管包括漏极和栅极，其中第一晶体管的源极耦接到第二晶体管的漏极；以及可切换元件，该可切换元件包括第一载流端子和第二载流端子，其中可切换元件的第一载流端子耦接到第一晶体管的栅极，并且可切换元件的第二载流端子耦接到第二晶体管的栅极。

在实施方案中，可切换元件包括第三晶体管，该第三晶体管为场效应晶体管。

在具体实施方案中，第三晶体管还包括栅极，其耦接到第二晶体管的源极。

在另一个具体实施方案中，第三晶体管还包括栅极，其耦接到第一晶体管的源极和第二晶体管的漏极。

在另外的实施方案中，第一晶体管是耗尽型GaN HEMT；第二晶体管是增强型Si MISFET；以及第三晶体管是耗尽型Si MISFET或GaN HEMT。

在具体实施方案中，第三晶体管的栅极电连接到第二晶体管的源极。

在另一个具体实施方案中，第三晶体管的栅极电连接到第一晶体管的源极和第二晶体管的漏极。

在又一个实施方案中，电路还包括第一无源部件和第二无源部件，其中第一无源部件耦接在可切换元件的第二载流端子和共源共栅电路的控制端子之间；以及第二无源部件耦接在可切换元件的第二载流端子和第二晶体管的栅极之间。

在本实用新型的另一方面，提供了电路。电路包括：第一晶体管，该第一晶体管包括源极和栅极；第二晶体管，该第二晶体管包括漏极、源极和栅极，其中第一晶体管的源极耦接到第二晶体管的漏极；以及可切换元件，该可切换元件耦接到第一晶体管的栅极并且包括第一可选择端子和第二可选择端子，其中可切换元件的第一可选择端子耦接到第二晶体管的源极，并且可切换元件的第二可选择端子耦接到第二晶体管的栅极。

在实施方案中，电子器件被配置为使得，在第一状态中，第一晶体管的栅极耦接到第一可选择端子，并且在第二状态中，第一晶体管的栅极耦接到第二可选择端子；第一晶体管是耗尽型晶体管，并且第二晶体管是增强型晶体管；以及第一晶体管是GaN HEMT，第二晶体管是Si晶体管。

本实用新型所实现的技术效果是针对包括一对串联连接晶体管的电路来对作为时间的函数的漏极到源极电压提供改进的控制。

附图说明

在附图中以举例说明的方式示出实施方案，而实施方案并不受限于附图。

图1包括共源共栅电路的示意图，该共源共栅电路包括耦接在共源共栅电路的高端晶体管和低端晶体管的栅极之间的可切换元件。

图2包括根据实施方案的共源共栅电路的示意图，该共源共栅电路包括耦接在共源共栅电路的高端晶体管和低端晶体管的栅极之间的晶体管。

图3包括根据另一个实施方案的共源共栅电路的示意图，该共源共栅电路包括耦接在共源共栅电路的高端晶体管和低端晶体管的栅极之间的晶体管。

图4包括根据另外的实施方案的共源共栅电路的示意图，该共源共栅电路包括耦接在共源共栅电路的高端晶体管和低端晶体管的栅极之间的晶体管。

图5包括与常规共源共栅电路相比图2和图3的电路的最大dV/dt与ESW的曲线图。

图6包括根据实施方案的共源共栅电路的示意图，该共源共栅电路包括耦接在共源共栅电路的高端晶体管和低端晶体管的栅极之间的可切换元件和耦接到可切换元件的无源部件。

图7包括共源共栅电路的示意图，该共源共栅电路包括可选择性地耦接在高端晶体管的栅极和低端晶体管的栅极或源极中的任一者之间的可切换元件。

技术人员认识到附图中的元件为了简明起见而示出，而未必按比例绘制。例如，附图中一些元件的尺寸可能相对于其他元件被夸大，以有助于理解本实用新型的实施方案。

具体实施方式

提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导的具体实现方式和实施方案。提供该着重点以帮助描述所述教导，而不应被解释为对所述教导的范围或适用性的限制。然而，基于如本申请中所公开的教导，可以采用其他实施方案。

术语“化合物半导体”旨在意指包含至少两种不同元素的半导体材料。示例包括SiC、SiGe、GaN、InP、AlvGa(1-v)N、CdTe等等。III-V半导体材料旨在意指包含至少一种三价金属元素和至少一种15族元素的半导体材料。III-N半导体材料旨在意指包含至少一种三价金属元素和氮的半导体材料。13族-15族半导体材料旨在意指包含至少一种13族元素和至少一种15族元素的半导体材料。

术语“载体杂质”旨在意指(1)当作为受体时，化合物内的杂质，与化合物内的所有阳离子的至少90％相比较，该杂质具有不同化合价状态，或(2)作为供体时，化合物内的杂质，与化合物内的所有阴离子的至少90％相比较，该杂质具有不同化合价。例如，C、Mg和Si为相对于GaN的受体，因为它们可捕集电子。如本文所用，Al不是相对于GaN的载体杂质，因为Al和Ga具有3+化合价。载体杂质可有意地添加，或者可作为天然产生杂质或作为形成包括杂质的层的结果存在。受体和供体为相反载体类型的载体杂质。

尽管层或区域在本文可描述为供体杂质类型或受体杂质类型，但技术人员理解杂质类型可为相反的并且根据本实用新型描述也为可能的。

除非相反地明确规定，否则术语“载体杂质浓度”或“载体杂质的浓度”在指代层、膜或区域时，旨在意指此类层、膜或区域的平均浓度。

为了附图的清楚，器件结构的某些区域诸如掺杂区或介电区可以被示为具有大致直线的边缘和精确角度的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活或层的形成，此类区域的边缘通常可不为直线并且拐角可不为精确角度。

术语“在…上”、“覆盖在上面”和“在…上方”可用于指示两种或更多种元件彼此直接物理接触。然而，“在…上方”也可意指两种或更多种元件彼此不直接接触。例如，“在…上方”可意指一种元件在另一种元件之上，但元件彼此不接触并且可在这两种元件之间具有另一种或多种元件。

对应于元素周期表中的列的族编号基于2011年1月21日版IUPAC元素周期表。

术语“正常操作”和“正常操作状态”是指电子部件或器件被设计来根据其进行操作的条件。条件可从数据表或关于电压、电流、电容、电阻或其他电参数的其他信息获得。因此，正常操作不包括在电子部件或器件的设计极限之外对其进行操作。

术语“高电压”在提及层、结构或器件时，意指此类层、结构或器件可在此类层、结构或器件上(如，在处于断开状态的晶体管的源极与漏极之间)经受至少150V差值而不表现出介电击穿、雪崩击穿等。

术语“包含”、“含有”、“包括”、“具有”或其任何其他变化形式旨在涵盖非排他性的包括。例如，包括一系列特征的方法、制品或设备不一定仅限于那些特征，而是可以包括未明确列出的或该方法、制品或设备固有的其他特征。另外，除非相反地明确规定，否则“或”是指包括性的或，而非排他性的或。例如，条件A或B由以下任一者满足：A为真(或存在)而B为假(或不存在)，A为假(或不存在)而B为真(或存在)，以及A和B均为真(或存在)。

另外，使用“一个”或“一种”来描述本文所述的元件和部件。这仅仅是为了方便，并给出该实用新型的范围的一般含义。该描述应被视为包括一个(种)、至少一个(种)，或单数形式也包括复数形式，反之亦然，除非明确有相反的含义。例如，当本文描述单项时，可以使用多于一项来代替单项。类似地，在本文描述多于一项的情况下，可用单项替代所述多于一项。

词语“约”、“大约”或“基本上”的使用旨在意指参数的值接近于规定值或位置。然而，细微差值可防止值或位置完全如所规定的那样。因此，从完全如所述的理想目标来看，针对值至多百分之十(10％)(以及针对半导体掺杂浓度至多百分之二十(20％))的差值为合理差值。

除非另外定义，否则本文所用的所有技术和科学术语具有与该实用新型所属领域的普通技术人员通常理解的含义相同的含义。材料、方法和示例仅为示例性的，而无意进行限制。在本文未描述的情况下，关于具体材料和加工动作的许多细节是常规的，并可在半导体和电子领域中的教科书和其他来源中找到。

包括共源共栅电路的电子器件可包括：第一晶体管，该第一晶体管包括源极和栅极；和第二晶体管，该第二晶体管包括漏极和栅极，其中第一晶体管的源极耦接到第二晶体管的漏极；和可切换元件。在实施方案中，可切换元件包括第一载流端子和第二载流端子，其中可切换元件的第一载流端子耦接到第一晶体管的栅极，并且可切换元件的第二载流端子耦接到第二晶体管的栅极。在具体实施方案中，可切换元件可包括晶体管。在另一个实施方案中，可切换元件耦接到第一晶体管的栅极并包括第一可选择端子和第二可选择端子，其中可切换元件的第一可选择端子耦接到第二晶体管的源极，并且可切换元件的第二可选择端子耦接到第二晶体管的栅极。在具体实施方案中，可切换元件可为包括至少一个晶体管的电路。

如本文所述的共源共栅电路可允许dV/dt和ESW之间更有利的权衡。在具体实施方案中，对于给定dV/dt，与其中高端晶体管的栅极电连接到低端晶体管的源极的常规共源共栅电路相比，ESW对于具有耦接到高端晶体管的栅极的可切换元件的共源共栅电路将更低。在具体实施方案中，开关元件包括至少一个晶体管，而不包括电容器或电阻器。与具有附加电阻器和电容器的常规共源共栅电路相比，如本文所述的共源共栅电路将不具有如在具有附加电阻器和电容器的常规共源共栅电路中看到的定时延迟或能量损耗。在下文中描述了包括示例性共源共栅电路的电子器件。此类示例性共源共栅电路不旨在限制所附权利要求的范围。

图1包括共源共栅电路10的电路示意图，该共源共栅电路包括高端晶体管12、低端晶体管14和可切换元件17。在实施方案中，高端晶体管12的漏极耦接到相对高电压电源端子11，高端晶体管12的源极在中间节点13处耦接到低端晶体管14的漏极，并且低端晶体管14的源极耦接到相对低电压电源端子15。高端晶体管12的栅极耦接到可切换元件17的载流端子，并且低端晶体管14的栅极耦接到可切换元件17的另一个载流端子。低端晶体管14的栅极可耦接到共源共栅电路控制端子16，该共源共栅电路控制端子可连接到共源共栅电路控制模块(未示出)，该共源共栅电路控制模块可包括栅极驱动器电路。在具体实施方案中，晶体管12和14的栅极以及共源共栅电路控制端子16在节点19处电连接。可切换元件17可包括控制电极，该控制电极耦接到开关控制端子18，该开关控制端子可耦接到共源共栅电路10的另一部分或者可耦接到外部开关控制模块。

与其中高端晶体管12的栅极电连接到低端晶体管14的源极的共源共栅电路相比，可切换元件17使共源共栅电路在共源共栅电路10的开关操作的瞬变部分期间具有更好性能。当可切换元件17处于去激活状态时，晶体管12和14的栅极不连接，并且因此电路的米勒平坦区可被减小。当可切换元件17处于激活状态时，晶体管12和14的栅极连接并且可通过调节连接到共源共栅电路控制端子16的电阻抗来减小dV/dt。因此，可使用在晶体管12和14的栅极之间的可切换元件17来实现dV/dt和ESW之间更好的权衡。

在实施方案中，晶体管12和14中的每个晶体管可包括耗尽型晶体管或增强型晶体管。晶体管12和14中的每个晶体管可包含化合物半导体材料(例如，SiC、III-V化合物或II-VI化合物)、单晶硅或金刚石。III-V族化合物可包括III-N、III-P、III-As，并且III族元素可选自Al、Ga、In或者它们的任意组合。II-VI族化合物可包括II-O、II-S、II-Se或II-Te，并且II族元素可包括Zn、Cd、Hg、Pb等。在具体实施方案中，高端晶体管12可包括化合物半导体材料，该化合物半导体材料包含AlxGa(1-x)N，其中0≤x≤0.2或Si2(1-z)C2z，其中0≤z≤0.5。在另一个具体实施方案中，低端晶体管14可包含AlxGa(1-x)N，其中0≤x≤0.2；或Si。晶体管12和14可集成在相同管芯内或者在不同管芯内。在另外的具体实施方案中，高端晶体管12是GaN耗尽型高电子迁移率晶体管(HEMT)，并且低端晶体管14是Si增强型金属-绝缘体-半导体场效应晶体管(MISFET)。虽然在图1中未示出，但高端晶体管12的衬底可耦接到低端晶体管14的源极。

可切换元件17可为晶体管、继电器等。当可切换元件17是晶体管时，耦接到高端晶体管12的栅极的载流端子是漏极，并且耦接到低端晶体管14的栅极的载流端子是源极。图2至图4包括示出可切换元件17的晶体管的栅极可如何连接的具体实施方案。可切换元件17的晶体管可为如先前相对于晶体管12和14所述的类型中的任一种。在具体实施方案中，可切换元件是耗尽型晶体管。在更具体的实施方案中，可切换元件17可为GaN耗尽型HEMT或p沟道Si MISFET。

图2包括类似于图1中的共源共栅电路10的共源共栅电路20的电路示意图，不同之处在于可切换元件17被栅极到栅极(G2G)晶体管27替代。G2G晶体管27的栅极在节点28处耦接到低端晶体管12的源极。图3包括类似于图2中的电路20的共源共栅电路30的电路示意图，不同之处在于G2G晶体管27的栅极耦接到中间节点13，而不是节点28(对应于低端晶体管12的源极)。图4包括类似于图2中的共源共栅电路20的共源共栅电路40的电路示意图，不同之处在于G2G晶体管27的栅极在开关控制端子48处耦接外部开关控制器或栅极驱动器(未示出)，而不是在节点28处(对应于低端晶体管14的源极)。

图5包括在图2中的共源共栅电路20、图3中的共源共栅电路30和类似于共源共栅电路20的常规电路的不同栅极电阻的开关操作(ESW)期间作为能量损耗的函数的最大dV/dt的模拟曲线图，不同之处在于G2G晶体管27不存在并且高端晶体管12的栅极电连接到节点28。关于最大dV/dt与ESW的曲线图，更接近原点的曲线(0最大dV/dt，0ESW)优于距原点更远的曲线。与图2中的共源共栅电路20和图3中的共源共栅电路30相比，常规共源共栅电路产生距原点更远的曲线。因此，与常规共源共栅电路相比，共源共栅电路20和30在最大dV/dt和ESW之间具有更好的权衡。

图6包括类似于图2中的共源共栅电路20的共源共栅电路60的电路示意图，不同之处在于在可切换元件的载流端子与共源共栅控制电路端子16和低端晶体管14的栅极中的每一者之间添加无源部件。在如图6所示的实施方案中，无源部件是电阻器62和64。电阻器62耦接在共源共栅电路控制端子16和节点67之间，并且电阻器64耦接在节点67和低端晶体管14的栅极之间。在实施方案中，电阻器62具有比电阻器64更大的电阻。在具体实施方案中，与电阻器64相比，电阻器62的电阻高至少一个数量级或至少两个数量级。在另一个具体实施方案中，电阻器62和64中的每个电阻器具有在0.5欧姆至500欧姆范围内的电阻。电阻器62和64的具体值可被选择以调谐电路内的所有晶体管中的栅极延迟。在另外的实施方案中，可使用电阻器62和64中的仅一个。

图7示出共源共栅电路70的实施方案，其中可切换元件可用于选择将高端晶体管12的栅极是耦接到节点28还是耦接到共源共栅电路控制端子16。在该实施方案中，可切换元件77替代图1中的可切换元件17。可切换元件77可在输入端子(未示出)处接收信号，该信号控制高端晶体管12的栅极是耦接到节点28还是耦接到节点19。

在另一个实施方案中，另一个电路可用于可切换元件77。例如，在共源共栅电路的操作的一部分期间，电路可使高端晶体管12的栅极能够电浮动。可切换元件77可用另一个可切换元件替代，该可切换元件使可切换元件的控制电极具有不同信号源。例如，可从共源共栅电路内、共源共栅电路之外或其任何组合中选择控制电极的此类信号。例如，可从共源共栅电路的控制端子、共源共栅电路的高端晶体管和低端晶体管之间的中间节点、相对高电源端子、相对低电源端子等的至少两者的任何组合中选择可切换元件的控制电极的信号。在阅读本说明书之后，本领域技术人员将能够确定用于高端晶体管和低端晶体管的栅极的可切换元件的具体配置，以满足具体应用的需要或期望。

电路元件之间的电关系中的许多电关系被描述为耦接。在具体实施方案中，耦接中的任一者或全部可呈电连接的形式。参见图1，例如，高端晶体管12的漏极电连接到相对高电压电源端子11，高端晶体管12的源极在中间节点13处电连接到低端晶体管14的漏极，并且低端晶体管14的源极电连接到相对低电压电源端子15。高端晶体管12的栅极电连接到可切换元件17的载流端子，并且低端晶体管14的栅极电连接到可切换元件17的另一个载流端子。低端晶体管14的栅极可电连接到共源共栅电路控制端子16，该共源共栅电路控制端子可连接到共源共栅电路控制模块(未示出)，该共源共栅电路控制模块可包括栅极驱动器电路。其他图中的电路可类似地进行修改。此外，另一个电路元件可被插入在耦接的电路元件之间，前提条件是此类其他电路元件不会显著地影响共源共栅电路的操作。

如本文所述的共源共栅电路的实施方案具有优于常规共源共栅电路的益处。高端晶体管和低端晶体管的栅极之间的可切换元件允许高端晶体管的栅极在一个操作模式期间连接到低端晶体管的源极，并且在另一个操作模式期间连接到高端晶体管的栅极。与其中高端晶体管的栅极电连接到低端晶体管的源极的常规共源共栅电路相比，如本文所述的共源共栅电路允许最大dV/dt与ESW的更好的权衡。其他常规共源共栅电路可在共源共栅电路内的高端晶体管和低端晶体管的栅极之间包括电阻器元件、电容器元件，或电阻器元件和电容器元件的组合。此类附加元件可显著增加电路中的电阻、电容或电阻和电容两者，从而减慢电路的操作，并且由于可能需要耗散过量电荷，潜在地进一步增加能量损耗。在所述的具体实施方案中，在高端晶体管和低端晶体管的栅极之间的可切换元件可允许共源共栅电路具有显著较小的附加电阻和电容。

许多不同的方面和实施方案是可能的。那些方面和实施方案中的一些在下文进行描述。在阅读本说明书后，技术人员将认识到，那些方面和实施方案仅为示例性的，而不限制本实用新型的范围。实施方案可根据如下所列的实施方案中的任一个或多个。

实施方案1。一种电路，包括：

第一晶体管，该第一晶体管包括源极和栅极；

第二晶体管，该第二晶体管包括漏极和栅极，其中第一晶体管的源极耦接到第二晶体管的漏极；和

可切换元件，该可切换元件包括第一载流端子和第二载流端子，其中可切换元件的第一载流端子耦接到第一晶体管的栅极，并且可切换元件的第二载流端子耦接到第二晶体管的栅极。

实施方案2。根据实施方案1的电路，其中可切换元件包括第三晶体管，该第三晶体管为场效应晶体管。

实施方案3。根据实施方案2的电路，其中第三晶体管是耗尽型晶体管。

实施方案4。根据实施方案2的电路，其中第三晶体管是MISFET。

实施方案5。根据实施方案2的电路，其中可切换元件的第一载流端子是第三晶体管的漏极，并且可切换元件的第二载流端子是第三晶体管的源极。

实施方案6。根据实施方案2的电路，其中第三晶体管还包括栅极，该栅极耦接到第二晶体管的源极。

实施方案7。根据实施方案2的电路，其中第三晶体管还包括栅极，该栅极耦接到第一晶体管的源极和第二晶体管的漏极。

实施方案8。根据实施方案2的电路，其中第三晶体管还包括栅极，该栅极耦接到共源共栅电路之外的开关控制器。

实施方案9。根据实施方案2的电路，其中第一晶体管是耗尽型晶体管，并且第二晶体管是增强型晶体管。

实施方案10。根据实施方案9的电路，其中：

第一晶体管是耗尽型GaN HEMT；

第二晶体管是增强型Si MISFET；并且

第三晶体管是耗尽型Si MISFET或GaN HEMT。

实施方案11。根据实施方案10的电路，其中第三晶体管的栅极电连接到第二晶体管的源极。

实施方案12。根据实施方案10的电路，其中第三晶体管的栅极电连接到第一晶体管的源极和第二晶体管的漏极。

实施方案13。根据实施方案1的电路，还包括耦接在可切换元件的第二载流端子和共源共栅电路的控制端子或第二晶体管的栅极之间的第一无源部件。

实施方案14。根据实施方案13的电路，还包括第二无源部件，其中第一无源部件耦接在可切换元件的第二载流端子和共源共栅电路的控制端子之间；并且第二无源部件耦接在可切换元件的第二载流端子和第二晶体管的栅极之间。

实施方案15。根据实施方案14的电路，其中第一无源部件是具有第一电阻的第一电阻器，第二无源部件是具有第二电阻的第二电阻器，该第二电阻大于第一电阻。

实施方案16。根据实施方案14的电路，其中第一晶体管的衬底耦接到第二晶体管的源极。

实施方案17。一种电路，包括：

第一晶体管，该第一晶体管包括源极和栅极；

第二晶体管，该第二晶体管包括漏极、源极和栅极，其中第一晶体管的源极耦接到第二晶体管的漏极；和

可切换元件，该可切换元件耦接到第一晶体管的栅极并包括第一可选择端子和第二可选择端子，其中可切换元件的第一可选择端子耦接到第二晶体管的源极，并且可切换元件的第二可选择端子耦接到第二晶体管的栅极。

实施方案18。根据实施方案17的电路，其中电子器件被配置为使得在第一状态中，所述第一晶体管的栅极耦接到第一可选择端子，并且在第二状态中，所述第一晶体管的栅极耦接到第二可选择端子。

实施方案19。根据实施方案18的电路，其中所述第一晶体管是耗尽型晶体管，并且所述第二晶体管是增强型晶体管。

实施方案20。实施方案19的电路，其中第一晶体管是GaN HEMT，并且第二晶体管是Si晶体管。

注意，并不需要上文在一般性说明或示例中所述的所有活动，某一具体活动的一部分可能不需要，并且除了所述的那些之外还可能执行一项或多项另外的活动。还有，列出的活动所按的顺序不一定是执行所述活动的顺序。

上文已经关于具体实施方案描述了有益效果、其他优点和问题解决方案。然而，这些有益效果、优点、问题解决方案，以及可导致任何有益效果、优点或解决方案出现或变得更明显的任何特征都不应被解释为是任何或所有权利要求的关键、需要或必要特征。

本文描述的实施方案的说明书和图示旨在提供对各种实施方案的结构的一般性理解。说明书和图示并非旨在用作对使用本文所述的结构或方法的设备及系统的所有要素和特征的穷尽性及全面性描述。单独的实施方案也可以按组合方式在单个实施方案中提供，相反，为了简便起见而在单个实施方案的背景下描述的各种特征也可以单独地或以任何子组合的方式提供。此外，对表示为范围的值的提及包括在该范围内的所有值。许多其他实施方案仅对阅读了本说明书之后的技术人员是显而易见的。其他实施方案也可以使用并从本公开中得出，以使得可以在不脱离本公开范围的情况下进行结构替换、逻辑替换或另外的改变。因此，本公开应当被看作是示例性的，而非限制性的。