一种自定义速率的dp信号发生装置及方法
【技术领域】
[0001]本发明属于信号处理技术领域，更具体地，涉及一种自定义速率的DP信号发生装置及方法。
【背景技术】
[0002]随着中小尺寸的液晶模组的分辨率的增加，采用传统LVDS( LoW-Vo 11ageDifferential Signaling，低压差分信号)接口的液晶模组在体积、EMI(ElectromagneticInterference)以及功耗上越来越难以满足用户需求。具有高分辨率和高刷新率的DP(DataProcessing，数据处理)接口作为新型显示接口，越来越多的被应用于液晶模组。在对采用DP接口的液晶模组的测试中，传统方法是采用FPGA生成DP测试用图像，再由专有芯片将该测试用图像转换成DP信号；中小尺寸液晶模组生产需要测试设备能够提供多路相同的DP测试信号;传统方案受限于专有芯片，存在如下缺陷:
[0003](I)专有芯片支持的是标准DP协议的速率，为固定频率点(1.62Gbps、2.7Gbps或5.4Gbps)，不能支持对液晶模组测试所需的内部显示接口(eDP)的非标准频率点；
[0004](2)在DP协议更新之后，专有芯片不能支持新协议要求的DP速率；
[0005](3)采用专有芯片增大了 PCB的设计与制作难度，使用多颗芯片增加了 PCB布局布线的难度，并且使得测试装置的EMI和功耗上升。
【发明内容】
[0006]针对现有技术的以上缺陷或改进需求，本发明提供了一种自定义速率的DP信号发生装置及方法，其目的在于获取速率可控的DP信号。
[0007]为实现上述目的，按照本发明的一个方面，提供了一种自定义速率的DP信号发生装置，包括DP并行数据编码模块、图像数据接口、DP信号接口和串行解串编码模块；
[0008]其中，DP并行数据编码模块和串行解串编码模块固化在一颗可编程逻辑器件中；可编程逻辑器件具有耦接上述DP并行数据编码模块与图像数据接口的数据接口端子、耦接上述串行解串编码模块与DP信号接口的DP接口端子，以及耦接上述串行解串编码模块与DP信号接口的AUX接口端子；
[0009]上述DP并行数据编码模块用于将数据接口端子发送的图像数据转换成DP编码的并行数据；串行解串编码模块用于根据待测DP模组所需的速率信息获取DP信号速率，并将上述并行数据转化为与所述DP信号速率匹配的DP串行信号；
[0010]该DP信号发生装置输出的DP信号的速率可根据待测模组的需求进行自定义的动态设置，可同时支持标准和非标准的DP速率。
[0011]优选的，上述DP信号发生装置，其串行解串编码模块包括串行解串器;该串行解串器通过上述DP接口端子连接待测DP模组;该串行解串器用于接收上述述并行数据。
[0012]优选的，上述DP信号发生装置，其串行解串编码模块还包括重配单元和AUX通讯单元;该AUX通讯单元通过重配单元与上述串行解串器相连，并通过AUX接口端子连接待测DP模组；
[0013]上述AUX通讯单元用于获取各通道待测模组所需的DP信号速率信息；串行解串器则用于在重配单元的作用下，将DP编码的并行数据转化为与待测模组所需DP信号速率匹配的指定速率的DP串行信号。
[0014]优选的，上述DP信号发生装置，包括多个串行解串编码模块及数量与所述串行解串编码模块一致的DP接口端子和AUX接口端子，每个串行解串编码模块均固化在上述可编程逻辑器件中；每个串行解串编码模块均与DP并行数据编码模块相连，并分别通过一个DP接口端子和一个AUX接口端子连接一个待测DP模组。
[0015]优选的，上述自定义速率的DP信号发生装置还包括上层软件接口模块;该上层软件接口模块固化在上述可编程逻辑器件中；DP并行数据编码模块通过该上层软件接口模块与上数据接口端子耦接;上层软件接口模块用于向DP并行数据编码模块传递数据接口端子发送的图像数据和图像参数。
[0016]为实现本发明目的，按照本发明的另一个方面，提供了一种自定义速率DP信号发生方法，具体包括如下步骤:
[0017](I)按照DP协议对多通道bmp图像数据和图像参数进行编码，获取对应的DP编码的并行数据；
[0018](2)通过AUX接口获取各通道待测模组的速率信息；
[0019](3)根据上述各通道待测模组的速率信息，动态配置各通道的串行解串配置参数、串行解串器的参考时钟、锁相环和串行解串器的配置接口，使得串行解串器与待测模组所需的DP信号速率匹配；
[0020](4)将各通道DP编码的并行数据通过配置好的串行解串编码模块，转换为对应速率的串行DP信号。
[0021]优选地，上述图像参数可在DP模组测试开始前下发，以节省带宽。
[0022]总体而言，通过本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果:
[0023](I)本发明提供的自定义速率的DP信号发生装置，其上层软件接口模块、DP并行数据编码模块、串行解串编码模块均可集成于一颗FPGA内；采用单FPGA方案，可降低PCB的设计难度，减小信号发生装置的体积，不仅可以降低功耗，还可以控制EMI，降低信号干扰；
[0024](2)本发明提供的自定义速率的DP信号发生装置，其DP输出信号可以根据待测模组的参数需求进行自定义的动态重配，可以同时支持标准和非标准的DP速率，适用于所有支持DP的模组点屏处理设备；
[0025](3)本发明提供的DP信号发生装置，基于FPGA实现，可在硬件不变的情况下，通过在线升级FPGA程序，以兼容后续DP标准速率的升级与变更;可最大程度的节省成本，降低维护的难度，节省维护资源;具有容易实现、成本低、实用性的特点。
【附图说明】
[0026]图1是本发明实施例提供的自定义速率的DP信号发生装置的功能框图；
[0027]图2是实施例中串行解串编码模块功能框图。
【具体实施方式】
[0028]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
[0029]本发明实施例提供的一种自定义速率的DP信号发生装置，其功能框图如图1所示，包括上层软件接口模块、DP并行数据编码模块、N个串行解串编码模块、N个AUX接口端子以及N个DP接口端子;其中，上层软件接口模块、DP并行数据编码模块和串行解