专利名称：选择性地控制条件码回写的装置及方法
技术领域：
本发明涉及微电子的领域，尤指一种能将选择性的条件码回写控制特征纳入一既有的微处理器指令集结构的技术。
随着过去三十年来使用上的爆炸性成长，在技术上也历经一相对应的提升，其特征在于对下列项目有着日益升高的要求更快的速度、更强的寻址能力、更快的内存存取、更大的操作数、更多种运算(如浮点运算、单一指令多重数据(SIMD)、条件移动等)以及附加的特殊运算(如多媒体运算)。如此造就了该领域中惊人的技术进展，且都已应用于微处理器的设计，像扩充管线化(extensive pipelining)、超规模结构(super-scalar architecture)、快取结构、乱序处理(out-of-order processing)、爆发式存取(burstaccess)、分支预测(branch predication)以及假想执行(speculativeexecution)。总之，比起30年前刚出现时，现在的微处理器呈现出惊人的复杂度，且具备了强大的能力。
但与许多其它产品不同的是，有另一非常重要的因素已限制了、并持续限制着微处理器结构的演进。现今微处理器会如此复杂，一大部分得归因于这项因素，即旧有软件的兼容性。在市场考虑下，所多制造商选择将新的结构特征纳入最新的微处理器设计中，但同时在这些最新的产品中，又保留了所有为确保兼容于较旧的，即所谓“旧有”(legacy)应用程序所必需的能力。
这种旧有软件兼容性的负担，没有其它地方会比在x86-兼容的微处理器的发展史中更加显而易见。大家都知道，现在的32/16位的虚拟模式(virtual-mode)x86微处理器，仍可执行80年代所编写的8位真实模式(real-mode)的应用程序。而熟悉此领域技术人员也承认，有不少相关的结构“包袱”堆在x86结构中，只是为了支持与旧有应用程序及运作模式的兼容性。虽然在过去，研发者可将新开发的结构特征加入既有的指令集结构，但如今使用这些特征所凭借的工具，即可编程的指令，却变得相当稀少。更简单地说，在某些重要的指令集中，已没有“多余”的指令，让设计者可借用以将更新的特征纳入一既有的结构中。
例如，在x86指令集结构中，已经没有任何一未定义的一字节大小的操作码状态是尚未被使用的。在主要的字节大小的x86操作码图中，全部256个操作码状态都已被既有的指令占用了。结果是，x86微处理器的设计者现在必须在提供新特征与放弃旧有软件兼容性两者间作抉择。若要提供新的可编程特征，则必须分派操作码状态给这些特征。若既有的指令集结构没有多余的操作码状态，则某些既存的操作码状态必须重新定义，以提供给新的特征。因此，为了提供新的特征，就得牺牲旧有软件兼容性了。
一个持续发展但在许多指令集结构中仍未解决的领域，即是条件码回写(condition codes write back)的选择性控制。在许多现代的指令集中，有些指令会指示一符合旧有规则的微处理器中的执行逻辑，对所提供的操作数执行运算，如将两操作数相加，或对两操作数执行一逻辑“或”(AND)的运算。不论所执行运算的类型为何，运算执行完后都会产生一结果(result)。而且情况经常是，应用程序可能会依据一最近所产生结果的特定属性，而采行不同路径的程序流程。例如，若结果是一正数，则流程可能进行至程序中的A点，而若结果是一负数，则流程将进行至B点。若结果为零，则流程将进行至C点。
由于应用程序的流程经常决定于所产生的结果是否符合特定的边界条件(如负数、正数、零、溢位、奇数个1、偶数个1等)，设计者便提出了相关工具，借以简易地评估一最近运算结果的边界属性，并依此改变程序的流程。在今日，用来储存及检验结果条件的工具中，最广为使用的即是，将一系列的条件码位连同一些条件分支指令储存于一特殊缓存器内，其中这些分支指令可使程序的流程依照该特殊缓存器所存的一个或更多位的状态来改变。当执行一运算并产生一对应结果，微处理器内的条件码逻辑便依每个边界条件来评估该对应结果，并设定该特殊条件码缓存器中的对应位，以供条件分支指令后续查询之用。
在许多现代的微处理器中，结果的评估与条件码的更新都是自动进行的。每计算出一个新的结果，条件码缓存器(也称为标志缓存器)的状态就被更新，以反映该新的结果的边界属性。虽然这项特征在许多情况下相当有用，但仍有些时候是不希望在一结果产生后，便将条件码缓存器予以更新。例如，熟悉此领域技术人员都知道，评估所有边界条件以及更新每一新产生结果的对应条件码位，是相当复杂且花时间的工作，以致于对大部分微处理器而言，每计算出一结果，就必须将其执行管线停顿一个或更多周期，以完成边界条件的评估与相关条件码位的设定。这个现象已被微处理器设计者与编译器设计者注意到。所以，当一条件分支指令(条件码使用者)之前紧邻着一建立分支条件的指令(条件码制造者)时，在这种情况下，大部分的编译器与一些微处理器将在指令流中向后找寻一个或更多不影响条件码的后续指令，并将这些后续指令插入制造条件码的指令与条件分支指令间，以使程序代码的执行工作能安排得更有效率。
但熟悉此领域技术人员都知道，后续指令并非总是能顺利插入，因此，管线运作的停顿确实常常发生。这问题在执行重复的程序循环时，会更加严重。而且，若分支条件已经建立，此时再将不需要的虚拟操作指令(no-opinstruction)插入程序流程中，对应用程序的整体执行速度而言，已证明是非常不利的。
因此，我们所需要的是，一种允许将条件码更新的选择性控制纳入既有微处理器指令集结构的技术，其中该微处理器指令集被已定义的操作码完全占用，且纳入该技术并不影响一符合旧有规则的微处理器执行旧有应用程序的能力。
在另一情况下，程序员可能想要设定一些条件，以作为后续运算是否执行的判断依据。因此，在一系列指令的执行过程中，能维持一组条件码是很必需的，这其中，并不允许该系列指令所产生的结果去修改先前已设定的条件码。
本发明的一个目的，在于提出一种为既有微处理器指令集增添条件标志的回写控制特征的延伸机制。该延伸机制具有一延伸指令与一转译器(translator)。该延伸指令指示一微处理器去阻止一数个条件标志的子集合的回写。该些条件标志反映出一结果的边界条件，其中该结果对应于一指定运算的执行。该延伸指令包括该既有微处理器指令集其中一选取的操作码，其后则接着一n位的延伸控制前置码。该选取的操作码指出该延伸指令，而该n位的延伸控制前置码则指出该子集合。该转译器接收该延伸指令，并产生一微指令序列，以指示微处理器执行该指定运算，并指示一回写控制逻辑于产生该结果后，禁止该子集合的回写。
本发明的另一目的，在于提出一种为既有微处理器指令集增添选择性的条件码回写能力的指令集延伸模块。该指令集延伸模块具有一逸出标志(escapetag)、一条件码回写指定元(codes write back specifier)及一条件码回写控制器(condition codes write back controller)。该逸出标志由一转译逻辑接收，并指出一对应指令的附随部分指定了一微处理器所要执行的一延伸运算，其中该逸出标志为该既有微处理器指令集内的一第一操作码项目。该条件码回写指定元耦接至该逸出标志，且为该附随部分其中之一，用以指定数个关联于该延伸运算结果的条件码。该条件码回写控制器耦接至该转译逻辑，用以禁止该些条件码的回写，并致能其余条件码的回写。
本发明的再一目的，在于提供一种扩充微处理器指令集的方法，以提供可编程的结果条件码回写能力。该方法包括提供一延伸指令，该延伸指令包括一延伸标志及一条件码回写前置码，其中该延伸标志为该微处理器指令集其中一第一操作码；通过该条件码回写前置码与该延伸指令的其余部分指定所要执行的一运算，其中关联于该运算结果的选取条件码的回写将被禁止；以及执行该运算以产生该结果，并禁止该选取条件码的回写。
图7为图5微处理器内转译阶段逻辑的详细的方块图；图8为图5的微处理器内延伸执行逻辑的方块图；以及图9为描述本发明对提供条件码回写控制的指令进行转译与执行的方法的运作流程图。
图号说明100 指令格式 101 前置码 102 操作码 103 地址指定元200 8位操作码图 201 操作码值 202 操作码F1H300 延伸指令格式 301 前置码 302 操作码303 地址指定元 304 延伸指令标志 305 伸前置码400 8位前置码图 401 结构特征500 管线化微处理器 501 提取逻辑502 指令高速缓存/外部内存 503 指令队列504 转译逻辑 505 延伸转译逻辑506 微指令队列 507 执行逻辑 508 延伸执行逻辑600 延伸前置码 601 备用字段 602 回写控制字段700 转译阶段逻辑 701 激活状态信号 702 机器特定缓存器703 延伸特征字段 704 指令缓冲器 705 转译逻辑706 转译控制器 707 禁止信号 708 逸出指令检测器709 延伸前置码译码器 710 指令译码器711 控制只读存储器 712 微指令缓冲器 713 操作码延伸项字段714 微操作码字段 715 目的字段 716 来源字段717 位移字段800 延伸执行逻辑 801 操作数缓存器802 微指令缓存器 803 操作码延伸项字段804 其余字段 805 操作数缓存器806 条件标志缓存器 807 条件码回写控制器808 结果总线 809 算术逻辑单元810 结果缓存器900-926 对提供条件码回写控制的指令进行转译与执行的方法的运作流程具体实施方式
以下的说明，是在一特定实施例及其必要条件的思路下而提供，可使一般熟悉此项技术人员能够利用本发明。然而，各种对该较佳实施例所作的修改，对熟悉此项技术人员而言是显而易见的，并且，在此所讨论的一般原理，也可应用至其它实施例。因此，本发明并不限于此处所展示与叙述的特定实施例，而是具有与此处所公开的原理与新颖特征相符的最大范围。
前文已针对今日的微处理器内，如何扩充其结构特征，以超越相关指令集能力的技术作了背景的讨论。有鉴于此，在
图1与图2，将讨论一相关技术的例子。此处的讨论强调了微处理器设计者所一直面对的两难情况，即一方面，他们想将最新开发的结构特征纳入微处理器的设计中，但另一方面，他们又要保留执行旧有应用程序的能力。在图1至图2的例子中，一完全占用的操作码图，已把增加新操作码至该范例结构的可能性排除，因而迫使设计者要不就选择将新特征纳入，而牺牲某种程度的旧有软件兼容性，要不就将结构上的最新进展一并放弃，以便维持微处理器与旧有应用程序的兼容性。在相关技术的讨论后，于图3至图9，将提供对本发明的讨论。通过利用一既有但未使用的操作码作为一延伸指令的前置码标志，本发明可让微处理器设计者克服已完全使用的指令集结构的限制，在允许他们提供条件码回写控制能力的同时，也能保留与旧有应用程序的兼容性。
请参阅图1，其为一相关技术的微处理器指令格式100的方块图。该相关技术的指令100具有数量可变的数据项101-103，每一项目都设定成一特定值，合在一起便组成微处理器的一特定指令100。该特定指令100指示微处理器执行一特定运算，例如将两操作数相加，或是将一操作数从内存搬移至微处理器内的缓存器。一般而言，指令100内的操作码项目102指定了所要执行的特定运算，而选用(optional)的地址指定元103位于操作码102之后，以指定关于该特定运算的附加信息，像如何执行该运算，操作数位于何处等等。指令格式100并允许程序员在一操作码102前加上前置码项目101。在操作码102所指定的特定运算执行时，前置码101用以指示是否使用特定的结构特征。一般来说，这些结构特征能应用于指令集中任何操作码102所指定运算的大部分。例如，现今前置码101存在于一些能使用不同大小操作数(如8位、16位、32位)执行运算的微处理器中。而当许多此类处理器被编程为一预设的操作数大小时(比如32位)，在其个别指令集中所提供的前置码101，仍能使程序员依据各个指令，选择性地取代(override)该预设的操作数大小(如为了执行16位运算)。可选择的操作数大小仅是结构特征的一例，在许多现代的微处理器中，这些结构特征能应用于众多可由操作码102加以指定的运算(如加、减、乘、布尔逻辑等)。
图1所示的指令格式100，有一为业界所熟知的范例，此即x86指令格式100，其为所有现代的x86-兼容微处理器所采用。更具体地说，x86指令格式100(也称为x86指令集结构100)使用了8位前置码101、8位操作码102以及8位地址指定元103。x86结构100也具有数个前置码101，其中两个取代了x86微处理器所预设的地址/数据大小(即操作码状态66H与67H)，另一个则指示微处理器依据不同的转译规则来解译其后的操作码字节102(即前置码值0FH，其使得转译操作是依据所谓的二字节操作码规则来进行)，其它的前置码101则使特殊运算重复执行，直至重复条件满足为止(即REP操作码F0H、F2H及F3H)。
现请参阅图2，其显示一表格200，用以描述一指令集结构的指令201如何对应至图1指令格式内一8位操作码字节102的位逻辑状态。表格200呈现了一示范性的8位操作码图200，其将一8位操作码项目102所具有的最多256个值，关联到对应的微处理器操作码指令201。表格200将操作码项目102的一特定值，譬如02H，映像至一对应的操作码指令201(即指令I02 201)。在x86操作码图的例子中，为此领域中人所熟知的是，操作码值14H是映像至x86的进位累加(Add With Carry，ADC)指令，此指令将一8位的直接(immediate)操作数加至结构缓存器AL的内含值。熟悉此领域技术人员也将发觉，上文提及的x86前置码101(也即66H、67H、0FH、F0H、F2H及F3H)是实际的操作码值201，其在不同情况下，指定要将特定的结构延伸项应用于随后的操作码项目102所指定的运算。例如，在操作码14H(正常情况下，为前述的ADC操作码)前加上前置码0FH，会使得x86处理器执行一“解压缩与插入低压缩的单精度浮点值”(Unpack and Interleave Low PackedSingle-Precision Floating-Point Values)运算，而非原本的ADC运算。诸如此x86例子所述的特征，在现代的微处理器中部分地致能，此因微处理器内的指令转译/译码逻辑是依序解译一指令100的项目101-103。所以在过去，于指令集结构中使用特定操作码值作为前置码101，可允许微处理器设计者将不少先进的结构特征纳入兼容旧有软件的微处理器的设计中，而不会对未使用那些特定操作码状态的旧有程序，带来执行上的负面冲击。例如，一未曾使用x86操作码0FH的旧有程序，仍可在今日的x86微处理器上执行。而一较新的应用程序，借着运用x86操作码0FH作为前置码101，就能使用许多新进纳入的x86结构特征，如单一指令多重数据(SIMD)运算，条件移动运算等等。
尽管过去已通过指定可用/多余的操作码值201作为前置码101(也称为结构特征标志/指针101或逸出指令101)来提供结构特征，但许多指令集结构100在提供功能上的强化时，仍会因为一非常直接的理由而碰到阻碍，即所有可用/多余的操作码值已被用完，也就是，操作码图200中的全部操作码值已被结构化地指定。当所有可用的值被分派为操作码项目102或前置码项目101时，就没有剩余的操作码值可作为纳入新特征之用。这个严重的问题存在于现在的许多微处理器结构中，因而迫使设计者得在增添结构特征与保留旧有程序的兼容性两者间作抉择。
值得注意的是，图2所示的指令201以一般性的方式表示(也即I24、I86)，而非具体指涉实际的运算(如进位累加、减、异或)。这是因为，在一些不同的微处理器结构中，完全占用的操作码图200在结构上，已将纳入较新进展的可能性排除。虽然图2例子所提到的，是8位的操作码项目102，熟悉此领域技术人员仍将发觉，操作码102的特定大小，除了作为一特殊情况来讨论完全占用的操作码结构200所造成的问题外，其它方面与问题本身并不相干。因此，一完全占用的6位操作码图将有64个可结构化地指定的操作码/前置码201，并将无法提供可用/多余的操作码值作为扩充之用。
另一种做法，则并非将原有指令集废弃，以一新的格式100与操作码图200取代，而是只针对一部份既有的操作码201，以新的指令方法(newinstruction meanings)取代，如图2的操作码40H至4FH。以这种混合的技术，符合旧有规则的微处理器就可以兼容旧有软件模式运作，其中操作码40H-4FH是依旧有规则来解译，或者以加强模式(enhanced mode)运作，其中操作码40H-4FH依加强的结构规则来解译。此项技术确能允许设计者将新特征纳入设计，然而，当符合旧有规则的微处理器于加强模式运作时，缺点仍旧存在，因为微处理器不能执行任何使用操作码40H-4FH的应用程序。因此，站在保留旧有软件兼容性的立场，兼容旧有软件/加强模式的技术，还是无法接受的。
然而，对于操作码空间已完全占用的指令集200，且该空间涵盖所有于符合旧有规则的微处理器上执行的应用程序的情形，本发明已注意到其中操作码201的使用状况，也观察出，虽然有些指令202是结构化地指定，但未用于能被微处理器执行的应用程序中。图2所述的指令IF1 202即为此现象的一例。事实上，相同的操作码值202(也即F1H)是映像至未用于x86指令集结构的一有效指令202。虽然该未使用的x86指令202是有效的x86指令202，其指示要在x86微处理器上执行一结构化地指定的运算，但它却未使用于任何能在现代x86微处理器上执行的应用程序。这个特殊的x86指令202被称为电路内仿真断点(In Circuit Emulation Breakpoint)(也即ICE BKPT，操作码值为F1H)，之前都是专门使用于一种现在已不存在的微处理器仿真设备中。ICE BKPT 202从未用于电路内仿真器的外的应用程序中，并且先前使用ICEBKPT 202的电路内仿真设备已不复存在。因此，在x86的情形下，本发明已在一完全占用的指令集结构200内发现一样工具，利用一有效但未使用的操作码202，以允许在微处理器的设计中纳入先进的结构特征，而不需牺牲旧有软件的兼容性。在一完全占用的指令集结构200中，本发明利用一结构化地指定但未使用的操作码202，作为一指针标志，以指出其后的一n位前置码，因此允许微处理器设计者可将最多2n个最新发展的结构特征，纳入微处理器的设计中，同时保留与所有旧有软件完全的兼容性。
本发明通过提供一n位的条件码回写控制指定元前置码，以使用前置码标志/延伸前置码的概念，因而可允许程序员将一常用的供微处理器执行的运算(如加、减、布尔运算、操作数操作(manipulation)等)编程，并在相同指令内，对于执行该常用运算所产生的结果，致能/禁止其相关的指定条件码的回写(也即更新)。在一具体实施例中，微处理器的条件码状态，存于一条件码(或标志)缓存器中，其依据该n位延伸前置码内的字段状态来更新，而该n位延伸前置码将关联于该结果的一条件码子集合的更新予以禁止。另一实施例则排除(preclude)了关联于该结果的所有条件码的回写。本发明现将参照图3至图9进行讨论。
现请参阅图3，其为本发明的延伸指令格式300的方块图。与图1所讨论的格式100非常近似，该延伸指令格式300具有数量可变的指令项目301-305，每一项目设定为一特定值，集合起来便组成微处理器的一特定指令300。该特定指令300指示微处理器执行一特定运算，像是将两操作数相加，或是将一操作数从内存搬移至微处理器的缓存器内。一般而言，指令300的操作码项目302指定了所要执行的特定运算，而选用的地址指定元项目303则位于操作码302后，以指定该特定运算的相关附加信息，像是如何执行该运算，操作数位于何处等等。指令格式300也允许程序员在一操作码302前加上前置码项目301。在操作码302所指定的特定运算执行时，前置码项目301用来指示是否要使用既有的结构特征。
然而，本发明的延伸指令300是前述图1指令格式100的一超集(superset)，其具有两个附加项目304与305，可被选择性作为指令延伸项，并置于一格式化延伸指令300中所有其余项目301-303之前。这两个附加项目304与305用于致能/禁止关联于一指定运算结果的数个条件码的一子集合的回写，以将选择性的条件码回写特征纳入微处理器的设计中，其中该些特征并无法在一完全占用的指令集结构内加以指定。选用项目304与305是一延伸指令标志304与一延伸条件码回写控制指定元前置码305。该延伸指令标志304是一微处理器指令集内另一依据结构所指定的操作码。在一x86的实施例中，该延伸指令标志304或称逸出标志304，是用操作码状态F1H，其为早先使用的ICE BKPT指令。逸出标志304向微处理器逻辑指出，该条件码指定元前置码305或称延伸特征指定元305跟随其后，其中该条件码指定元305指定了对应于一指定运算结果的条件码。在一具体实施例中，逸出标志304指出，一对应延伸指令300的附随部分301-303及305指定了微处理器所要执行的延伸运算。延伸前置码305，或称条件码回写指定元305，指定了数个关联于该延伸运算的结果的条件码。于该结果产生后，微处理器内的一条件码回写控制器便禁止该些条件码的回写，并致能其余条件码的回写。
此处将本发明的条件执行延伸技术作个概述。一指令延伸项是以一既有指令集结构其中一操作码/指令304与一n位延伸特征前置码305进行组态。所选取的操作码指令作为一指针304，以指出指令300是一延伸特征指令300(也即，其指定了微处理器结构的延伸项)，该n位特征前置码305则指定一关联于一指定运算结果的数个条件标志的子集合，其值的更新在该结果产生后被禁止执行。在一具体实施例中，延伸前置码305具八位的大小，最多可指定256种不同的该些条件码的子集合。n位前置码的实施例，则最多可指定2n种不同的条件码组合。
现请参阅图4，一表格400显示依据本发明，条件码更新控制延伸项如何映像至一8位延伸前置码实施例的位逻辑状态。类似于图2所讨论的操作码图200，图4的表格400呈现一8位条件码指定元的前置码图400的范例，其将一8位延伸前置码项目305的最多256个值，关联到一符合旧有规则的微处理器的对应条件码状态401(如E34、E4D等)。在一x86的具体实施例中，本发明的8位延伸特征前置码305提供给指定元401(也即EOO-EFF)使用，该些指定元401乃现行x86指令集结构所未能提供的。
图4所示的延伸特征401以一般性的方式表示，而非具体指涉实际的特征，此因本发明的技术可应用于各种不同的结构延伸项401与特定的指令集结构。熟悉此领域技术人员将发觉，许多不同的结构特征401，其中一些已于上文提及，可依此处所述的逸出标志304/延伸前置码305技术将其纳入一既有的指令集。图4的8位前置码实施例提供了最多256个不同的特征401，而一n位前置码实施例则具有最多2n个不同特征401的编程选择。
在对应不同类型的条件码储存与表示方式的实施例中，这些类型对许多现代的微处理器而言是很常见的，条件码的组合可被指定为禁止回写，这些组合包括一结果的边界属性，如等于零、不等于零、偶校验(even parity)、奇校验(odd parity)、带负号(sign)、不带负号、溢位(overflow)、未溢位、进位(carry)、未进位等等。在许多此种微处理器中，一条件码状态项目(也即缓存器)以数个条件码位(或标志)加以组态，其中每一位代表一最近产生的结果是否已超过某一结果边界条件，像是产生一进位位，或有一符号位显示该结果为一负数。然而，前述的特定条件码并未将本发明的范围限制于一特定的结果条件码集合。前述实施例可作为范例，用来解说依本发明，一条件码指定元前置码305如何被编码，以便在一结果产生后，排除特定条件码子集合的更新。熟悉此领域技术人员将可发觉，一特殊条件码指定元前置码305的组态，是依据一对应微处理器中条件码如何表示与储存而定。
现请参阅图5，其为本发明用以控制关联于所执行运算结果的条件码更新的管线化微处理器500的方块图。微处理器500具有三个明显的阶段类型提取、转译及执行。提取阶段具有提取逻辑501，可从指令高速缓存502或外部内存502提取指令。所提取的指令经由指令队列503送至转译阶段。转译阶段具有转译逻辑504，耦接至一微指令队列506。转译逻辑504包括延伸转译逻辑505。执行阶段则有执行逻辑507，其内具有延伸执行逻辑508。
依据本发明，于运作时，提取逻辑501从指令高速缓存/外部内存502提取格式化指令，并将这些指令依其执行顺序放入指令队列503中。接着从指令队列503提取这些指令，送至转译逻辑504。转译逻辑504将每一送入的指令转译/译码为一对应的微指令序列，以指示微处理器500去执行这些指令所指定的运算。依本发明，延伸转译逻辑505检测那些具有延伸前置码标志的指令，以进行对应条件码回写指定元前置码的转译/译码。在一x86的实施例中，延伸转译逻辑505组态为检测其值为F1H的延伸前置码标志，其为x86的ICEBKPT操作码。微指令字段则提供于微指令队列506中，以指定要被排除更新的条件码。
微指令从微指令队列506被送至执行逻辑507，由延伸执行逻辑508检测具有选择性条件码回写特征的微指令，此处的回写特征依微指令字段的指示来致能。延伸执行逻辑508执行微指令所指定的运算，并产生对应的结果。在对应结果产生后，延伸执行逻辑508即依微指令字段的指示禁止边界条件的评估以及条件码的更新。在一具体实施例中，只有被延伸指令指定为要更新的条件码，才会被写回条件码缓存器。在另一实施例中，只有未被延伸指令指定为不更新的条件码，才会被写回条件码缓存器。
熟悉此领域技术人员将发现，图5所示的微处理器500为现代的管线化微处理器50经过简化的结果。事实上，现代的管线化微处理器500最多可包括有20至30个不同的管线阶段。然而，这些阶段可概括地归类为方块图所示的三个阶段，因此，图5的方块图500可用以点明前述本发明实施例所需的必要组件。为了简明起见，微处理器500中无关的组件并未显示出来。
现请参阅图6，其为本发明用于选择性地控制条件码回写的延伸前置码的一具体实施例的方块图。该延伸条件码指定元前置码600为一8位的延伸前置码600，且具有一包括数个位(起始于位0)的回写控制(write back control，WBC)字段602与一包括其余位(结束于位7)的备用字段601。在一具体实施例中，WBC字段602包括位0，并依本发明指示延伸执行逻辑将所有条件码的回写予以禁止。另一具体实施例则使用前置码600较低的五个位作为WBC字段602，其中每一位分别对应至禁止负号条件、进位条件、溢位条件、零值条件以及校验条件的回写。
现请参阅图7，其为图5的微处理器内转译阶段逻辑700的详细的方块图。转译阶段逻辑700具有一指令缓冲器704，依本发明，其提供延伸指令至转译逻辑705。转译逻辑705耦接至一具有一延伸特征字段703的机器特定缓存器(machine specific register)702。转译逻辑705具有一转译控制器706，其提供一禁止信号707至一逸出指令检测器708及一延伸前置码译码器709。逸出指令检测器708耦接至延伸前置码译码器709及一指令译码器710。延伸前置码译码器709与指令译码逻辑710存取一控制只读存储器(ROM)711，其中储存了对应至某些延伸指令的样板(template)微指令序列。转译逻辑705也包括一微指令缓冲器712，其具有一操作码延伸项字段713、一微操作码字段714、一目的字段715、一来源字段716以及一位移字段717。
实践中，在微处理器通电激活期间，机器特定缓存器702内的延伸字段703的状态通过信号激活状态(signal power-up state)701决定，以指出该特定微处理器是否能转译与执行本发明的延伸条件执行指令。在一具体实施例中，信号701从一特征控制缓存器(图上未显示)导出，该特征控制缓存器则读取一于制造时即已组态的熔合数组(fuse array)(未显示)。机器特定缓存器702将延伸特征字段703的状态送至转译控制器706。转译控制逻辑706则控制从指令缓冲器704所提取的指令，要依照延伸选择性条件码回写控制转译规则或既有转译规则进行解译。提供这样的控制特征，可允许监督应用程序(如BIOS)致能/禁止微处理器的延伸执行特征。若延伸特征被禁止，则具有被选为延伸特征标志的操作码状态的指令，将依既有转译规则进行转译。在一x86的具体实施例中，选取操作码状态F1H作为标志，则在常用的转译规则下，遇到F1H将造成不合法的指令异常(exception)。然而，在延伸转译规则下，若遇到标志，则会被逸出指令检测器708检测出来。逸出指令检测器708因而于延伸前置码译码器709转译/译码标志之后的延伸条件码指定元前置码时，禁止指令译码器710的运作，并于转译/译码该延伸指令的剩余部分时，致能指令译码器710。某些特定指令将导致对控制ROM 711的存取，以获取对应的微指令序列样板。微指令缓冲器712的操作码延伸项字段713由前置码译码器709进行组态，以指定数个条件码的一子集合，其中该些条件码的更新在一对应运算的结果产生后被致能/禁止。其它缓冲器字段714-717则指定该对应运算，并由指令译码器710进行组态。经过组态的微指令712被送至一微指令队列(未显示于图中)，由处理器进行后续执行。
现请参阅图8，其为图5微处理器内的延伸执行逻辑800的方块图。该延伸执行逻辑800具有一算术逻辑单元(arithematic logic unit，ALU)809，其经由一结果总线808耦接至条件码回写控制器807。条件码回写控制器807则耦接至一条件标志储存机制806，或称条件标志缓存器806。两操作数OPERAND 1与OPERAND 2，由ALU 809从操作数缓存器801与805提取出来。一微指令缓存器802提供一微指令给ALU 809与条件码回写控制逻辑807。微指令缓存器802具有一操作码延伸项字段803与一其余字段804。ALU 809并另外耦接至一结果缓存器810。
实践中，当一使用选择性条件码回写控制特征的延伸指令，依本发明被转译成一微指令序列时，延伸微指令以及缓存器801与805内的可用操作数都经由微指令缓存器802，被送至延伸执行逻辑800。操作码延伸项字段803指定了数个条件码的一子集合，其中该些条件码的更新在一对应至由其余字段804所指定、使用操作数801与805的运算的结果产生后被致能/禁止。ALU 809执行所指定的运算，产生该结果，并将其送至结果缓存器810与条件码回写控制器807。条件码控制器807组态为评估全部所产生结果的边界条件，并更新标志缓存器806中所有可用的条件标志。为了执行延伸指令，回写控制器807读取操作码延伸项字段803，并排除其中所指定条件的条件评估/回写。在一具体实施例中，操作码延伸项字段803被用于将控制器807所进行的条件码评估与回写完全禁止。
现请参阅图9，其为描述本发明对提供条件码回写控制的指令进行转译与执行的方法的运作流程图。流程开始于方块902，其中一个组态有可编程条件码回写特征的延伸指令的程序，被送至微处理器。流程接着进行至方块904。
于方块904中，下一个指令从高速缓存/外部内存提取。流程接着进行至判断方块906。
于判断方块906中，对在方块904中所提取的下个指令进行检查，以判断是否包括一延伸逸出标志/码。若否，则流程进行至方块912。若检测到该延伸逸出码，则流程进行至方块908。
于方块908中，由于在方块906中已检测到一延伸逸出标志，转译/译码在一延伸条件码指定元前置码上执行，以决定数个条件码的一子集合，该子集合将于一运算结果产生后被排除更新。流程接着进行到方块910。
于方块910中，一微指令序列的对应字段被组态为指出该延伸前置码所指定该些条件码的该子集合。流程接着进行至方块912。
于方块912中，该指令的其余部分(如前置码项目、操作码、地址指定元)被转译/译码，以判断所要执行的运算及关联操作数的属性。流程接着进行至方块914。
于方块914中，一微指令序列的其余字段被组态为指定所指定的运算及其操作数属性。流程接着进行至方块916。
于方块916中，该微指令序列，其包括方块910中所组态的操作码延伸项字段以及方块914中所组态的其余字段，被送至一微指令队列，由微处理器执行。流程接着进行至方块918。
于方块918中，该微指令序列由本发明的延伸条件执行逻辑进行提取。流程接着进行至方块920。
于方块920中，延伸执行逻辑执行该指定运算，并产生该结果。流程接着进行至判断方块922。
于判断方块922中，条件码回写控制逻辑依本发明排除了该子集合的边界条件评估与条件码更新，其中该子集合由微指令延伸项字段于方块910中所指定。对于被排除的该子集合，流程进行至方块926。对于未被排除评估/更新的其余条件码，流程则进行至方块924。
于方块924中，评估该结果，并依据这些其余的条件码来更新条件码缓存器的对应位。流程接着进行至方块926。
于方块926中，本方法完成。
虽然本发明及其目的、特征与优点已详细叙述，其它实施例也可包括在本发明的范围内。例如，本发明已就如下的技术加以叙述利用已完全占用的指令集结构内单一、未使用的操作码状态作为标志，以指出其后的延伸特征前置码。但本发明的范围就任一方面来看，并不限于已完全占用的指令集结构，或未使用的指令，或是单一标志。相反地，本发明涵盖了未完全映像的指令集、具已使用操作码的实施例以及使用一个以上的指令标志的实施例。例如，考虑一没有未使用操作码状态的指令集结构。本发明的一具体实施例包括了选取一作为逸出标志的操作码状态，其中选取标准依市场因素而决定。另一具体实施例则包括使用操作码的一特殊组合作为标志，如操作码状态7FH的连续出现。因此，本发明的本质在于使用一标志序列，其后则为一n位的延伸前置码，可允许程序员对于一延伸指令的其余部分所指定运算的执行结果，致能/禁止其相关条件码的评估与更新。
此外，本发明已通过一具有一组条件码或标志的微处理器来作为范例，该组条件码指出一所产生结果的边界条件，包括校验、溢位、正负号及零。虽然这些类型的条件指针在今日仍广为使用，但本发明并不仅限于应用在这些类型的条件。例如，本发明另外的实施例即包括其它的指定条件，像是一特殊缓存器内容的状态、一通讯端口或其它I/O装置是否使用中、是否有可用的内存或高速缓存空间等等。
再者，虽然上文利用微处理器为例来解说本发明及其目的、特征和优点，熟悉此领域技术人员仍可察觉，本发明的范围并不限于微处理器的结构，而可涵盖所有形式的可编程装置，如信号处理器、工业用控制器(industrialcontroller)、阵列处理机及其它同类装置。
总之，以上所述仅为本发明的较佳实施例而已，不能限定本发明所实施的范围。凡依本发明权利要求所作的等效变化与修饰，都应仍属于本发明专利涵盖的范围内。
权利要求
1.一种用以选择性地控制数个条件码回写的微处理器装置，包括一转译逻辑，用以将一延伸指令转译成对应的微指令，其中该延伸指令包括一延伸前置码，用以将该些条件码的回写禁止，该些条件码对应于一指定运算的结果；以及一延伸前置码标志，用以指出该延伸前置码，其中该延伸前置码标志为一微处理器指令集内另一依据结构所指定的操作码；以及一延伸执行逻辑，耦接至该转译逻辑，用以接收该对应的微指令，产生该结果，并禁止该些条件码的回写。
2.如权利要求1所述的微处理器装置，其中该延伸指令还包括该指令集根据结构所指定的数个项目。
3.如权利要求2所述的微处理器装置，其中该些根据结构所指定的项目包括一操作码项目，用以指定该指定运算。
4.如权利要求1所述的微处理器装置，其中该对应的微指令包括一微操作码字段与一微操作码延伸项字段。
5.如权利要求4所述的微处理器装置，其中该延伸执行逻辑使用该微操作码延伸项字段，以决定要将回写禁止的该些条件码，且其中该延伸执行逻辑使用该微操作码字段以决定所要执行的该指定运算，以产生该结果。
6.如权利要求5所述的微处理器装置，其中该延伸执行逻辑包括一条件码回写控制器，组态为随着数个运算结果的产生，更新一条件码缓存器，并组态为随着该结果的产生，排除该些条件码的回写。
7.如权利要求1所述的微处理器装置，其中该转译逻辑包括一逸出指令检测逻辑，用于检测该延伸前置码标志；以及一延伸前置码译码逻辑，耦接至该逸出指令检测逻辑，用以转译该延伸前置码，并对该对应微指令内的一微操作码延伸项字段进行组态，该微操作码延伸项字段则指定要将回写禁止的该些条件码。
8.如权利要求7所述的微处理器装置，其中该转译逻辑还包括一指令译码逻辑，用以组态该对应微指令内的其它字段，该其它字段依据该指令集指定该指定运算。
9.一种为一既有微处理器指令集增添条件标志的回写控制特征的延伸机制，包括一延伸指令，组态为指示一微处理器去阻止数个条件标志的一子集合的回写，该些条件标志反映出一结果的边界条件，该结果对应于一指定运算的执行，其中该延伸指令包括该既有微处理器指令集其中一选取的操作码，其后则接着一n位的延伸控制前置码，该选取的操作码指出该延伸指令，而该n位的延伸控制前置码则指出该子集合；以及一转译器，组态为接收该延伸指令，产生一微指令序列，以指示该微处理器执行该指定运算，并指示一回写控制逻辑于产生该结果后，排除该子集合的回写。
10.如权利要求9所述的延伸机制，其中该延伸指令还包括其它延伸指令项目，组态为指定该指定运算。
11.如权利要求9所述的延伸机制，其中该转译器包括一逸出指令检测器，用以检测该延伸指令内的该选取的操作码；以及一延伸前置码译码器，耦接至该逸出指令检测器，用以转译该n位的延伸控制前置码，并产生指定该子集合的该微指令序列内一微操作码延伸项字段。
12.一种为一既有微处理器指令集增添选择性的条件码回写能力的指令集延伸模块，该条件码回写指定元耦接至该逸出标志，用以禁止该些条件码的回写，并致能其余条件码的回写。包括一逸出标志，由一转译逻辑接收，并指出一对应指令的附随部分指定了一微处理器所要执行的一延伸运算，其中该逸出标志为该既有微处理器指令集内的一第一操作码项目；一条件码回写指定元，耦接至该逸出标志，且为该附随部分其中之一，用以指定数个条件码中关联于该延伸运算的结果者；以及一条件码回写控制器，耦接至该转译逻辑，用以禁止关联于该延伸运算结果的条件码的回写，并致能其余该些条件码的回写。
13.如权利要求12所述的指令集延伸模块，其中该附随部分的其余部分包括一第二操作码项目与选用的数个地址指定元项目。
14.如权利要求12所述的指令集延伸模块，其中该条件码回写指定元包括一8位的数据项。
15.如权利要求12所述的指令集延伸模块，其中该既有微处理器指令集为x86微处理器指令集。
16.如权利要求12所述的指令集延伸模块，其中该转译逻辑将该逸出标志与该附随部分转译成对应的微指令，该对应的微指令指示一延伸执行逻辑去执行该延伸运算。
17.如权利要求12所述的指令集延伸模块，其中该转译逻辑包括一逸出标志检测逻辑，用以检测该逸出标志，并指示该附随部分的转译操作需依据延伸转译规则(conventions)；以及一译码逻辑，耦接至该逸出标志检测逻辑，用以依据该既有微处理器指令集的规则，执行微处理器指令的转译操作，并依据该延伸转译规则执行该对应指令的转译，以允许该些条件码的选择性回写。
18.一种扩充一微处理器指令集的方法，以提供可编程的结果条件码回写能力，该方法包括提供一延伸指令，该延伸指令包括一延伸标志及一条件码回写前置码，其中该延伸标志为该微处理器指令集其中一第一操作码；通过该条件码回写前置码与该延伸指令的其余部分指定所要执行的一运算，其中关联于该运算结果的选取条件码的回写将被禁止；以及执行该运算以产生该结果，且禁止该选取条件码的回写。
19.如权利要求18所述的方法，其中该指定所要执行的运算的操作包括首先指定该运算，该首先指定的操作使用了该微处理器指令集中一第二操作码。
20.如权利要求18所述的方法，还包括将该延伸指令转译成微指令，该微指令在执行该运算后，指示一延伸执行逻辑去禁止该选取条件码的回写。
21.如权利要求20所述的方法，其中该转译延伸指令的操作包括于一转译逻辑内，检测该延伸标志；以及依照延伸转译规则译码该条件指定元前置码与该延伸指令的其余部分，该延伸转译规则为一既有的微处理器结构提供依常用转译规则所无法提供的可编程回写控制能力。
全文摘要
本发明涉及一种用于选择性控制条件码回写的微处理器装置及方法。该微处理器装置具有一转译逻辑与一延伸执行逻辑。该转译逻辑将一延伸指令转译为对应的微指令。该延伸指令包括一延伸前置码与一延伸前置码标志。该延伸前置码禁止对应于一指定运算结果的条件码的回写。该延伸前置码标志则指出该延伸前置码是一微处理器指令集内另一依据结构所指定的操作码。该延伸执行逻辑耦接至转译逻辑，用以接收该对应的微指令，产生该结果，并禁止该条件码的回写。
文档编号G06F9/22GK1414469SQ0215056
公开日2003年4月30日 申请日期2002年11月13日 优先权日2002年5月9日
发明者G·葛兰·亨利, 罗德·E·胡克, 泰瑞·派克斯 申请人:智慧第一公司