一种时钟切换装置制造方法
【专利摘要】本发明提供了一种时钟切换装置，包括：切换控制电路和时钟切换电路，其中：所述切换控制电路，用于在时钟切换使能信号有效时，依序生成N个时钟选择信号并输出到时钟切换电路；所述时钟切换电路，用于根据所述依序生成的N个时钟选择信号，从输入的N个不同频率的时钟信号中依序选择一个时钟信号输出；其中，所述N个时钟选择信号生成的顺序使得所述时钟切换电路选择输出的时钟信号的频率从高到低或者从低到高依次变化，N≥3。本发明采用硬件电路来控制输出时钟频率逐渐变化，可以实现快速、平滑的时钟切换。
【专利说明】一种时钟切换装置
【技术领域】
[0001]本发明涉及通信领域，特别是涉及一种时钟切换装置。
【背景技术】
[0002]时钟管理历来就是芯片开发设计的关键，是整个芯片稳定工作的基础。一个好的时钟管理方法不仅可以提高整个芯片的运行速度而且可以控制芯片的瞬态功耗，使其功耗曲线趋于平滑，增加芯片工作的安全性和稳定性。传统的时钟切换方式有两种方案，方案一是直接切换时钟频率到目标时钟频率，这样的方案很容易造成芯片由于瞬态功耗变化过大、过快而造成的掉电复位异常。方案二是由软件逐步切换时钟频率到目标时钟频率，但是这种方式使得时钟切换所花销的时间成本数倍的增加。
[0003]图1所示是一种示例性的时钟切换装置，包括时钟切换电路、和时钟配置寄存器，频率从高到低的4个时钟信号ClkO、Clkl、Clk2和Clk3输入时钟切换电路，时钟切换电路根据时钟配置寄存器中时钟选择参数ClkSel的值从ClkO、Clkl、Clk2和Clk3中选择一个作为输出的时钟信号Clk_out。其中，ClkO、Clkl、Clk2和Clk3可以由外部提供，也可以由一分频电路对原始时钟信号分频得到。
[0004]基于以上电路，如采用方案一进行时钟频率切换，其操作:为通过软件对时钟配置寄存器中的时钟选择参数进行如下配置:clkSel[l:0] = 2’ b00—>>2’ bll，使输出的时钟信号Clk_out直接从低频时钟Clk3切换到高频时钟ClkO，这种方式使得芯片在两个elk时间内由较低功耗的状态突然变化到一个较高功耗的状态，很容易造成芯片由于瞬态功耗变化过大、过快而造成的掉电复位异常。
[0005]基于以上电路，如采用方案二进行时钟频率切换，其操作为:通过软件对时钟配置寄存器中的时钟选择参数进行如下配置:clk_Sel[l:0] = 2’b00—>>2’b01—>>2’bl0—>>2’ bll，即通过软件逐步配置clk_Sel [1:0]，达到由高频到低频逐步切换输出的时钟频率。这种方式由于需要通过CPU4次配置时钟配置寄存器的时钟选择参数clk_Sel [1:0]，使得时钟频率切换所花销的时间成倍增加，切换速度缓慢，而且软件操作较为复杂。
【发明内容】
[0006]本发明要解决的技术问题是提供一种可以实现快速、平滑切换的时钟切换装置。
[0007]为了解决上述技术问题，本发明提供了一种时钟切换装置，包括:切换控制电路和时钟切换电路，其中:
[0008]所述切换控制电路，用于在时钟切换使能信号有效时，依序生成N个时钟选择信号并输出到时钟切换电路；
[0009]所述时钟切换电路，用于根据所述依序生成的N个时钟选择信号，从输入的N个不同频率的时钟信号中依序选择一个时钟信号输出；
[0010]其中，所述N个时钟选择信号生成的顺序使得所述时钟切换电路选择输出的时钟信号的频率从高到低或者从低到高依次变化，N > 3。
[0011]进一步地，上述方法还具有下面特点:
[0012]所述切换控制电路依序生成N个时钟选择信号，包括:通过对基础时钟计数来依序生成所述N个时钟选择信号，其中，所述基础时钟为固定频率的时钟信号、或所述时钟切换电路输出的时钟信号，或所述时钟切换电路输出的时钟信号的分频信号。进一步地，上述方法还具有下面特点:
[0013]所述时钟切换使能信号包括外部升频使能信号，所述基础时钟包括升频基础时钟；
[0014]所述切换控制电路包括升频控制子电路，所述升频控制子电路包括:升频使能单元、升频比较单元和升频计数单元，其中:
[0015]所述升频使能单元，用于至少在所述外部升频使能信号和内部升频使能信号均有效时，向所述升频计数单元输出有效的升频使能信号；
[0016]所述升频计数单元，用于在升频使能信号有效时，基于所述升频基础时钟进行递增计数或递减计数，得到N个计数值输出到所述升频比较单元，并将所述N个计数值作为所述依序生成的N个时钟选择信号输出到所述时钟切换电路，使所述时钟切换电路选择输出的时钟信号的频率从低到高依次变化；
[0017]所述升频比较单元，用于在所述升频计数单元递增计数时，比较所述计数值和配置的时钟选择信号的最大值，如所述计数值小于所述最大值，输出有效的内部升频使能信号；或者，用于在所述升频计数单元递减计数时，比较所述计数值和配置的时钟选择信号的最小值，如所述计数值大于所述最小值，输出有效的内部升频使能信号。
[0018]进一步地，上述方法还具有下面特点:
[0019]所述升频控制子电路还包括:升频分频单元，用于根据设置的升频分频倍数对所述时钟切换电路输出的时钟信号进行分频，得到的分频信号作为分频升频使能信号输出到所述升频使能单元；
[0020]所述升频使能单元在所述外部升频使能信号、内部升频使能信号和分频升频使能信号均有效时，向所述升频计数单元输出有效的升频使能信号；
[0021]所述升频计数单元基于的升频基础时钟为所述时钟切换电路输出的时钟信号。
[0022]进一步地,上述方法还具有下面特点:
[0023]所述升频控制子电路还包括:升频分频单元，用于根据设置的升频分频倍数对所述时钟切换电路输出的时钟信号进行分频，得到的分频信号作为所述升频基础时钟输出到所述升频计数单元；
[0024]所述升频使能单元在所述外部升频使能信号和内部升频使能信号均有效时，向所述升频计数单元输出有效的升频使能信号。
[0025]进一步地，上述方法还具有下面特点:
[0026]所述时钟切换使能信号包括外部降频使能信号，所述基础时钟包括降频基础时钟；
[0027]所述切换控制电路包括降频控制子电路，所述降频控制子电路又包括:降频使能单元、降频比较单元和降频计数单元，其中:
[0028]所述降频使能单元，用于至少在所述外部降频使能信号和内部降频使能信号均有效时，向所述降频计数单元输出有效的降频使能信号；
[0029]所述降频计数单元，用于在降频使能信号有效时，基于所述降频基础时钟进行递减计数或递增计数，得到N个计数值输出到所述降频比较单元，并将所述N个计数值作为所述依序生成的N个时钟选择信号输出到所述时钟切换电路，使所述时钟切换电路选择输出的时钟信号的频率从高到低依次变化；
[0030]所述降频比较单元，用于在所述降频计数单元递减计数时，比较所述计数值和配置的时钟选择信号的最小值，如所述计数值大于所述最小值，输出有效的内部降频使能信号；或者，用于在所述降频计数单元递增计数时，比较所述计数值和配置的时钟选择信号的最大值，如所述计数值小于所述最大值，输出有效的内部降频使能信号。
[0031]进一步地，上述方法还具有下面特点:所述降频控制子电路还包括:降频分频单元，用于根据设置的降频分频倍数对所述时钟切换电路输出的时钟信号进行分频，得到的分频信号作为分频降频使能信号输出到所述降频使能单元；
[0032]所述降频使能单元在所述外部降频使能信号、内部降频使能信号和分频降频使能信号均有效时，向所述降频计数单元输出有效的降频使能信号；
[0033]所述降频计数单元基于的降频基础时钟为所述时钟切换电路输出的时钟信号。
[0034]进一步地,上述方法还具有下面特点:
[0035]所述降频控制子电路还包括:降频分频单元，用于根据设置的降频分频倍数对所述时钟切换电路输出的时钟信号进行分频，得到的分频信号作为所述降频基础输出到所述降频使能单元；
[0036]所述降频使能单元在所述外部降频使能信号和内部降频使能信号均有效时，向所述降频计数单元输出有效的降频使能信号。
[0037]进一步地,上述方法还具有下面特点:
[0038]还包括时钟分频电路和选择电路，其中:
[0039]所述时钟分频电路用于对原始时钟信号分频得到M个频率不同的时钟信号，其中，M>N ;
[0040]所述选择电路用于从所述M个时钟信号中选择出所述N个不同频率的时钟信号。
[0041]上述方案采用硬件电路来控制输出时钟频率逐渐变化，可以实现快速、平滑的时钟切换。
【专利附图】
【附图说明】
[0042]图1为现有技术的一种示例性的时钟切换装置；
[0043]图2为本发明实施例时钟切换装置一个示例的总体电路图；
[0044]图3为图2中切换控制电路的一示例性的单元结构图；
[0045]图4为图3中升频分频电路的一示例性的电路图；
[0046]图5为基于图3电路的仿真波形图；
[0047]图6为图2中切换控制电路的另一示例性的单元结构图。
【具体实施方式】
[0048]为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
[0049]本发明实施例时钟切换装置包括:切换控制电路和时钟切换电路，其中:
[0050]切换控制电路用于在时钟频率切换使能信号有效时，依序生成N个时钟选择信号并输出到时钟切换电路；
[0051]所述时钟切换电路，用于根据所述依序生成的N个时钟选择信号，从输入的N个不同频率的时钟信号中依序选择一个时钟信号输出；
[0052]其中，所述N个时钟选择信号生成的顺序使得所述时钟切换电路选择输出的时钟信号的频率从高到低或者从低到高依次变化，N≥3。
[0053]下文将时钟切换电路选择输出的时钟信号的频率从高到低依次变化的情况称为降频，将时钟切换电路选择输出的时钟信号的频率从低到高依次变化的情况称为升频。
[0054]图2是基于本发明实施例的时钟切换装置的一个示例，包括切换控制电路10和时钟切换电路20,还包括时钟分频电路30及多个选择电路，图中以N = 4为例,设置的选择电路包括第一选择电路41、第二选择电路42、第三选择电路43和第四选择电路44。时钟分频电路30及N个选择电路用于提供N个不同频率的时钟信号，但该N个不同频率的时钟信号也可由外部电路提供，此时可以取消时钟分频电路30及N个选择电路。
[0055]如图2所示，时钟分频电路30将原始时钟信号Clk_osc分频得到16个不同频率的时钟信号，该16个信号分为4组,每组的4个时钟信号输入到一个选择电路。图中，以4个时钟信号Clk_gi_l~Clk_gi_4为一组输入到相应的选择电路，i = 1,2, 3,4 ;第一组时钟信号Clk_gl_l~Clk_gl_4的频率在各组时钟信号中最高,第一组时钟信号输入第一选择电路，第一选择电路从该组时钟信号中选择一个(可以通过在寄存器中配置相应的选择参数来确定选择哪个时钟信号)作为输出的时钟信号ClkO ;第二组时钟信号Clk_g2_l~Clk_g2_4的频率低于第一组时钟信号,第二组时钟信号输入第二选择电路,第二选择电路从该组时钟信号中选择一个作为输出的时钟信号Clkl ;第三组时钟信号Clk_g3_l~Clk_g3_4的频率低于第二组时钟信号，第三组时钟信号输入第三选择电路，第三选择电路从该组时钟信号中选择一个作为输出的时钟信号Clk2 ;第四组时钟信号Clk_g2_l~Clk_g2_4的频率在各组时钟信号中最低，第四组时钟信号输入第四选择电路，第四选择电路从该组时钟信号中选择一个作为输出的时钟信号Clk3。这样就得到4个频率从高到低的输出信号ClkO、Clkl、Clk2和Clk3，这4个输出信号作为时钟切换电路20的输入时钟。
[0056]需要说明的是，上述分频后输出的时钟个数、选择电路的个数及每一选择电路的输入时钟个数只是示例性的，完全可能根据需要加以调整，如选择电路的个数可以少于N个，每一选择电路的输入时钟大于2个即可，并不要求个数相同。作为本发明来说，时钟分频电路输出的不同频率的时钟个数等于N个也是可以的，此时不需要设置选择电路，而在时钟分频电路输出M个不同频率的时钟信号时，M>N，通过一个或多个选择电路从M个时钟信号中选择所需的N个时钟信号输出到时钟切换电路，是为了使得该N个时钟信号的频率选择更为灵活。
[0057]图2所示的示例中，切换控制电路10依序生成N个时钟选择信号,是通过对基础时钟计数来依序生成所述N个时钟选择信号Clksel_i，i = O, I,…，N-1，其中，基础时钟可以是固定频率的时钟信号如Clk_osc或其分频信号，也可以是所述时钟切换电路输出的时钟信号Clk_out或其分频信号。该基础时钟可以是升频时使用的升频基础时钟和/或降频时使用的降频基础时钟。虽然在本发明中，也可以通过对其他的时钟信号如原始时钟信号Clk_osc或其分频后的时钟信号作为计数用的基础时钟，但使用Clk_out作为该基础时钟会使得每一时钟选择信号Clksel」的持续时间有所不同，例如，将时钟信号的频率从低频向高频切换时，Clk_out的频率将从低到高变化，即使是每一 Clksel」对应的计数值不变，Clksel_i的持续时间也会从长到短而呈现出变化，这样通过对N个时钟信号的选择就可以对时钟频率切换的时间进行调节。
[0058]本发明对Clksel」的形式不做局限，只要能够具有N个不同值来选择相应的N个时钟即可，如可以用2bit来实现对4个时钟信号的依次选择(00，01，10，11分别对应选择一个时钟)，也可以用4bit来实现对4个时钟信号的依次选择(0001，0010，0100，1000分别对应选择一个时钟)，ClkseU的值与不同频率的时钟信号的对应关系也可以不同。在该示例中，切换控制电路10有两个使能信号输入，一个是频率切换要求时钟频率依次上升时使用的外部升频使能信号Clk_up_en，一个是频率切换要求时钟频率依次下降时使用的外部降频使能信号Clk_doWn_en，在其他实施方式中，也可以只使用一个使能信号即只实现时钟频率单向切换的功能。图中Rst_n是切换控制电路10，时钟切换电路20和时钟分频电路30的复位信号。
[0059]本实施例的时钟切换电路20可以使用现有的时钟切换电路，不再赘述。
[0060]图3是图2中切换控制电路10的一种示例性的单元结构图，如图所示，该切换控制电路10包括两个子电路:升频控制子电路和降频控制子电路。在其他示例中，也可以只包括升频控制子电路或降频控制子电路。
[0061]升频控制子电路包括升频分频单元101、升频使能单元102、升频计数单元103和升频比较单元104，其中:
[0062]升频分频单元101用于根据设置的升频分频倍数Clk_up_value对所述时钟切换电路输出的时钟信号Clk_out进行分频，分频后的信号作为分频升频使能信号Clk_up_en(div)输出到升频使能单元102。
[0063]升频使能单元102用于在外部升频使能信号Clk_up_en、内部升频使能信号Clk_up_en(in)和分频升频使能信号Clk_up_en (div)均有效时，向升频计数单元103输出有效的升频使能信号。
[0064]升频计数单元103用于在升频使能信号有效时,基于升频基础时钟Clk_up_base进行递减计数(本示例基础时钟Clk_up_baSe为Clk_out)，得到N个计数值输出到升频比较单元104并作为所述依序生成的N个时钟选择信号Clksel」输出，使得图2中的时钟切换电路20选择输出的时钟信号Clk_out的频率从低到高依次变化。
[0065]升频比较单元104用于在升频计数单元103递减计数时，比较其计数值和配置的时钟选择信号的最小值Clk_up_threshold,如所述计数值大于所述最小值,输出有效的内部升频使能信号。
[0066]在升频时，ClkseU的值也可以递增变化(递增或递减根据时钟切换电路中Clksel」的值对应的时钟信号的频率来确定，如Clksel」的最大值对应最高频率的时钟信号，则在升频时，Clksel」的值递增变化，反之，如Clksel」的最小值对应最高频率的时钟信号，则在升频时，Clksel」的值递减变化)，使输出的时钟信号Clk_out的频率从低到高依次变化即可。因此，在另一示例中，升频计数单元103也可以基于升频基础时钟Clk_up_baSe进行递增计数，得到N个计数值输出到升频比较单元104。此时，升频比较单元104用于在升频计数单元103递增计数时，比较其计数值和配置的时钟选择信号的最大值，如所述计数值小于所述最大值，输出有效的内部升频使能信号。
[0067]降频控制子电路的结构与升频控制子电路基本是相同的，只是在计数方向和参数设置上有所区别。如图所示，该降频控制子电路包括降频分频单元201、降频使能单元202、降频计数单元203和降频比较单元204，其中:
[0068]降频分频单元201用于根据设置的降频分频倍数Clk_down_value对所述时钟切换电路输出的时钟信号Clk_out进行分频，分频后的信号作为分频降频使能信号Clk_down_en(div)输出到降频使能单元202。
[0069]降频使能单元202用于在外部降频使能信号Clk_down_en、内部降频使能信号Clk_down_en(in)和分频降频使能信号Clk_down_en (div)均有效时，向降频计数单元输出有效的降频使能信号。
[0070]降频计数单元203用于在降频使能信号有效时,基于基础时钟Clk_down_base (本示例基础时钟Clk_up_baSe为Clk_out)进行递增计数，得到N个计数值输出到降频比较单元204并作为所述依序生成的N个时钟选择信号Clksel」输出，使得图2中的时钟切换电路20选择输出的时钟信号Clk_out的频率从高到低依次变化。
[0071]降频比较单元204用于在降频计数单元203递增计数时，比较其计数值和配置的时钟选择信号的最大值Clk_down_threshold,如所述计数值小于所述最大值,输出有效的内部降频使能信号。
[0072]同样，在降频时，Clksel」的值也可以递减变化，能够使输出的时钟信号Clk_out的频率从高到低依次变化即可。因此，在另一示例中，降频计数单元203也可以基于降频基础时钟Clk_down_base进行递减计数,得到N个计数值输出到降频比较单元204。此时，降频比较单元204用于在降频计数单元203递减计数时，比较其计数值和配置的时钟选择信号的最小值，如所述计数值大于所述最小值，输出有效的内部降频使能信号。
[0073]上述升频分频单元和降频分频单元的设置可以方便对时钟切换的时间进行调整，例如，设置的升频分频倍数Clk_up_value较大时，时钟切换的时间就较长，反之，则较短。降频分频倍数Clk_down_value的作用类似。但是，升频分频单元和降频分频单元也可以取消，Clk_up_value和Clk_down_value并不是必需的，故图2中未示出。
[0074]图4为图3中升频分频电路101的一种示例性的电路图。如图所示，该升频分频电路包括一计数器和一比较器，外部升频使能信号Clk_up_en输入该计数器的加I使能端inc (在另一示例中也可送入减I使能端dec), Clk_out输入该计数器的计数脉冲输入端int，该计数器的计数值从输出端out输出到该比较器的一输入端b。该比较器的另一输入端a连接升频分频倍数Clk_Up_valUe信号。该比较器的“相等”输出端在两个输入信号的值相等时，输出有效的分频升频使能信号Clk_up_en(diV)并将该计数器置O。基于上述电路，当clk_Up_en有效如为I时，该计数器开始计数，将计数值输出给该比较器，比较器I将该计数值与设定的clk_up_value值进行比较，当该计数值与clk_up_value值相等时,该比较器输出有效的Clk_up_en(div)如为I,同时该比较器向该计数器输出一置O信号，该计数器接收到比较器I的置O信号后，将计数清零，重新开始计数。上述电路实现了对Clk_out的分频作用，输出的是对Clk_out分频得到的脉冲信号。如分频倍数为K时，输出的是对Clk_out做K分频后的脉冲信号(占空比变为1: (K-1)，如，高电平持续I个Clk_out时钟周期，低电平持续K-1个Clk_out时钟周期)。需要说明的是，分频电路有很多种电路可以实现，本发明并不局限于某一特定的电路实现。
[0075]图3中的升频使能单元102可以用一“与”门实现，这样在外部升频使能信号Clk_up_en、内部升频使能信号Clk_up_en(in)和分频升频使能信号Clk_up_en(div)均有效如为I时，输出有效的升频使能信号。该升频使能信号在波形在升频期间，与Clk_up_en(diV)是一致的。
[0076]图3中的升频计数单元103可以用一计数器来实现，将升频使能单元102输出的升频使能信号输入该计数器的减I使能端(在另一示例也可输入加I使能端)，将Clk_0Ut输入该计数器的计数脉冲输入端，即可在升频使能信号有效时，基于Clk_out进行递减计数。由于Clk_up_en(div)是对Clk_out做K倍分频后的脉冲信号，因而该计数器每K个Clk_out时钟周期做一次减I计数，K= 1,2,3,......ο
[0077]图3中的升频比较单元104可以用一比较器实现，该比较器的两个端入端分别输入升频计数单元103输出的计数值和配置的时钟选择信号的最小值，这里假定该最小值为0，该比较器的“相等”输出端在两个输入信号的值相等时，输出有效的内部升频使能信号Clk_up_en(in)如为I。升频比较单元104实时监控升频计数单元103的计数值，当该计数值大于Clksel」的最小值时，输出有效的内部使能信号如为1，当该计数值等于Clksel」的最小值时，输出无效的内部使能信号如为0，以保证Clksel」变化使得Clk_out的频率切换完成后，能够停止升频动作。
[0078]图3中降频控制子电路中的降频分频单元201可以用分频电路实现如升频分频电路101所采用的分频电路，降频分频倍数可以与升频分频倍数相同或不同；降频使能单元202可以用一“与”门实现；降频计数单元203可以与升频计数单元103 —起用同一计数器实现，只是降频使能信号和升频使能信号中一个输入该计数器的减I使能端，另一个输入该计数器的加I使能端。降频比较单元204可以用一比较器实现。各电路的工作原理与升频控制子电路相似，以实现上文中限定的各单元要实现的功能，这里不再赘述。
[0079]图5是基于图3中的电路，升频分频倍数设为4，降频分频倍数设为2时的仿真波形图。最上一行的elk是Clk_out信号，在外部升频使能信号有效时，Clksel」的值从3变化为0，Clk_out的频率从低到高逐次变化，每4个Clk_out时钟周期变化一次；降频时，Clksel」的值从O变化为3。Clk_out的频率从高到低逐次变化，每2个Clk_out时钟周期变化一次。
[0080]由于每个芯片中所采用的电源模块不同，所以芯片对瞬态功耗的承受能力有着区另O，上述实施例中留有接口可以调整时钟频率的切换时间，以适应不同的芯片应用。在芯片设计时可以通过分别配置clk_up_value和clk_down_value来控制钟频率由高频到低频和低频到高频的切换时间。与现有设计相比，本实施例采用硬件完成时钟频率逐步切换的方式并且可根据具体芯片的设计需求配置时钟频率逐步切换时间，实现了一种更为快速、瞬态功耗更为平滑的时钟切换方案，使得芯片的时钟频率切换更为简单、更为快速，大幅度缩减了时钟频率的切换时间，同时由于瞬态功耗变得平滑，使得芯片更加的安全稳定。
[0081]在另一实施例中，图2中的切换控制电路10采用图6的单元结构来实现。该实施例的升频控制子电路与图3中升频控制子电路不同的是，升频分频单元101 (可以采用图4中的电路，也可以采用其他分频电路，如占空比为50 %的电路)对Clk_out分频后的脉冲信号是作为计数用的基础时钟输入升频计数单元103，而升频使能单元102的输入只有外部升频使能信号Clk_up_en、内部升频使能信号Clk_up_en (in)。升频比较单元104的输入输出不变。降频控制子电路的变化与升频控制子电路相似，其信号连接见图6。容易理解，该实施例的切换控制电路中实现的功能与图2中切换控制电路是类似的，可以通过clk_up_value和clk_down_value来调整不同频率时钟的切换时钟。
[0082]本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件完成，所述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现。相应地，上述实施例中的各模块/单元可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。本发明不限制于任何特定形式的硬件和软件的结合。
[0083]以上仅为本发明的优选实施例，当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
【权利要求】
1.一种时钟切换装置，包括:切换控制电路和时钟切换电路，其中: 所述切换控制电路，用于在时钟切换使能信号有效时，依序生成N个时钟选择信号并输出到时钟切换电路； 所述时钟切换电路，用于根据所述依序生成的N个时钟选择信号，从输入的N个不同频率的时钟信号中依序选择一个时钟信号输出； 其中，所述N个时钟选择信号生成的顺序使得所述时钟切换电路选择输出的时钟信号的频率从高到低或者从低到高依次变化，N > 3。
2.如权利要求1所述的时钟切换装置，其特征在于: 所述切换控制电路依序生成N个时钟选择信号，包括:通过对基础时钟计数来依序生成所述N个时钟选择信号，其中，所述基础时钟为固定频率的时钟信号、或所述时钟切换电路输出的时钟信号，或所述时钟切换电路输出的时钟信号的分频信号。
3.如权利要求2所述的时钟切换装置，其特征在于: 所述时钟切换使能信号包括外部升频使能信号，所述基础时钟包括升频基础时钟；所述切换控制电路包括升频控制子电路，所述升频控制子电路包括:升频使能单元、升频比较单元和升频计数单元，其中: 所述升频使能单元，用于至少在所述外部升频使能信号和内部升频使能信号均有效时，向所述升频计数单元输出有效的升频使能信号； 所述升频计数单元，用于在升频使能信号有效时，基于所述升频基础时钟进行递增计数或递减计数，得到N个计数值输出到所述升频比较单元，并将所述N个计数值作为所述依序生成的N个时钟选择信号输出到所述时钟切换电路，使所述时钟切换电路选择输出的时钟信号的频率从低到高依次变化； 所述升频比较单元，用于在所述升频计数单元递增计数时，比较所述计数值和配置的时钟选择信号的最大值，如所述计数值小于所述最大值，输出有效的内部升频使能信号；或者，用于在所述升频计数单元递减计数时，比较所述计数值和配置的时钟选择信号的最小值，如所述计数值大于所述最小值，输出有效的内部升频使能信号。
4.如权利要求3所述的时钟切换装置，其特征在于: 所述升频控制子电路还包括:升频分频单元，用于根据设置的升频分频倍数对所述时钟切换电路输出的时钟信号进行分频，得到的分频信号作为分频升频使能信号输出到所述升频使能单元； 所述升频使能单元在所述外部升频使能信号、内部升频使能信号和分频升频使能信号均有效时，向所述升频计数单元输出有效的升频使能信号； 所述升频计数单元基于的升频基础时钟为所述时钟切换电路输出的时钟信号。
5.如权利要求3所述的时钟切换装置，其特征在于: 所述升频控制子电路还包括:升频分频单元，用于根据设置的升频分频倍数对所述时钟切换电路输出的时钟信号进行分频，得到的分频信号作为所述升频基础时钟输出到所述升频计数单元； 所述升频使能单元在所述外部升频使能信号和内部升频使能信号均有效时，向所述升频计数单元输出有效的升频使能信号。
6.如权利要求2或3或4或5所述的时钟切换装置，其特征在于:所述时钟切换使能信号包括外部降频使能信号，所述基础时钟包括降频基础时钟； 所述切换控制电路包括降频控制子电路，所述降频控制子电路又包括:降频使能单元、降频比较单元和降频计数单元，其中: 所述降频使能单元，用于至少在所述外部降频使能信号和内部降频使能信号均有效时，向所述降频计数单元输出有效的降频使能信号； 所述降频计数单元，用于在降频使能信号有效时，基于所述降频基础时钟进行递减计数或递增计数，得到N个计数值输出到所述降频比较单元，并将所述N个计数值作为所述依序生成的N个时钟选择信号输出到所述时钟切换电路，使所述时钟切换电路选择输出的时钟信号的频率从高到低依次变化； 所述降频比较单元，用于在所述降频计数单元递减计数时，比较所述计数值和配置的时钟选择信号的最小值，如所述计数值大于所述最小值，输出有效的内部降频使能信号；或者，用于在所述降频计数单元递增计数时，比较所述计数值和配置的时钟选择信号的最大值，如所述计数值小于所述最大值，输出有效的内部降频使能信号。
7.如权利要求6所述的时钟切换装置，其特征在于: 所述降频控制子电路还包括:降频分频单元，用于根据设置的降频分频倍数对所述时钟切换电路输出的时钟信号进行分频，得到的分频信号作为分频降频使能信号输出到所述降频使能单元； 所述降频使能单元在所述外部降频使能信号、内部降频使能信号和分频降频使能信号均有效时，向所述降频计数 单元输出有效的降频使能信号； 所述降频计数单元基于的降频基础时钟为所述时钟切换电路输出的时钟信号。
8.如权利要求6所述的时钟切换装置，其特征在于: 所述降频控制子电路还包括:降频分频单元，用于根据设置的降频分频倍数对所述时钟切换电路输出的时钟信号进行分频，得到的分频信号作为所述降频基础输出到所述降频使能单元； 所述降频使能单元在所述外部降频使能信号和内部降频使能信号均有效时，向所述降频计数单元输出有效的降频使能信号。
9.如权利要求1或2或3或4或5或7或8所述的时钟切换装置，其特征在于: 还包括时钟分频电路和选择电路，其中: 所述时钟分频电路用于对原始时钟信号分频得到M个频率不同的时钟信号，其中，M>N ； 所述选择电路用于从所述M个时钟信号中选择出所述N个不同频率的时钟信号。
【文档编号】G06F1/04GK104076863SQ201410310730
【公开日】2014年10月1日 申请日期:2014年7月1日 优先权日:2014年7月1日
【发明者】李建阳, 刘蕊丽, 杨锁红 申请人:大唐微电子技术有限公司